2017年全國大學(xué)生電子設(shè)計(jì)競賽

2017年全國大學(xué)生電子設(shè)計(jì)競賽遠(yuǎn)程幅頻特性測試裝置（H題）2017年8月12日摘要本遠(yuǎn)程幅頻特性測試裝置是由信號源、放大器、幅頻特性裝置、電源模塊等組成。本設(shè)置中信號源的輸出頻率范圍為：1MHz~40MHz且具有自動掃描功能，步進(jìn)：1MHz;放大器的輸出電壓的峰值為1V,且波形無明顯失真；遠(yuǎn)程幅頻特性測試裝置可用示波器顯示放大器輸出信號的幅頻特性。放大器的輸出信號信息及筆記本電腦連接起來時，筆記本電腦就可完成放大器輸出信號的幅頻特性測試，并能以曲線的方式顯現(xiàn)出來。用設(shè)計(jì)利DDS原理由FPGA經(jīng)D/A轉(zhuǎn)換產(chǎn)生掃頻信號，再經(jīng)待測網(wǎng)絡(luò)實(shí)現(xiàn)峰值檢測和相位檢測,從而完成了待測網(wǎng)絡(luò)幅頻和相頻特性曲線的測量和顯示。經(jīng)過調(diào)試，示波器顯示待測網(wǎng)絡(luò)頻率范圍1MHz～40MHz的幅頻和相頻特性曲線,該系統(tǒng)工作穩(wěn)定，操作方便。關(guān)鍵詞：頻率特性測試儀、幅頻特性、相頻特性、FPGA

1.方案設(shè)計(jì)及論證 31.1單片機(jī)的選擇 31.2整體方案設(shè)計(jì) 41.3控制系統(tǒng)的論證及選擇 42.系統(tǒng)理論分析及計(jì)算 52.1掃頻測試法理論依據(jù) 52.2

DDS信號源 62.3相位差測量 62.4特性曲線顯示分析 73.電路的設(shè)計(jì) 73.1.放大器 73.2TLV3501比較器的設(shè)計(jì) 83.2系統(tǒng)總體框圖 93.3電源 103.4濾波電路 114.測試方案及測試結(jié)果 124.1測試儀器： 124.2測試方案： 125.測試結(jié)果： 136結(jié)論 137.文獻(xiàn) 14

1.方案設(shè)計(jì)及論證1.1單片機(jī)的選擇方案一：

普通的AT89S51從內(nèi)部的硬件到軟件有一套完整的按位操作系統(tǒng)，稱作位處理器，處理對象不是字或字節(jié)而是位。不但能對片內(nèi)某些特殊功能寄存器的某位進(jìn)行處理，如傳送、置位、清零、測試等，還能進(jìn)行位的邏輯運(yùn)算，其功能十分完備，使用起來得心應(yīng)手。但是運(yùn)算速度過慢，保護(hù)能力很差，AD、EEPROM等功能需要靠擴(kuò)展,增加了硬件和軟件負(fù)擔(dān)方案二：STM32系列基于專為要求高性能、低成本、低功耗的嵌入式應(yīng)用專門設(shè)計(jì)的ARMCortex-M3內(nèi)核。還支持以太網(wǎng)、USBOTG和CAN2.0B外設(shè)接口同時工作，因此，開發(fā)人員只需一顆芯片就能設(shè)計(jì)整合所有這些外設(shè)接口的網(wǎng)關(guān)設(shè)備。運(yùn)算速度大約是51單片機(jī)的幾十倍方案三：采用以增強(qiáng)型80C51內(nèi)核的STC系列單片機(jī)。AT89S51具有完整的輸入輸出、控制端口、以及內(nèi)部程序存儲空間。及我們通常意義上的微機(jī)原理類似，可以通過外接A/D，D/A轉(zhuǎn)換電路及運(yùn)放芯片實(shí)現(xiàn)對傳感器傳送信息的采集，且能夠提供以點(diǎn)陣或LCD液晶及外接按鍵實(shí)現(xiàn)人機(jī)交互，能對內(nèi)部眾多I/O端口連接步進(jìn)電機(jī)對外圍設(shè)備進(jìn)行精確操控，具有強(qiáng)大的工控能力。其語法結(jié)構(gòu)及我們常用的計(jì)算機(jī)C語言基本相同方案選擇：方案2運(yùn)算速度較快，開發(fā)容易及相關(guān)設(shè)備兼容性高1.2整體方案設(shè)計(jì)方案一：FFT法。這種頻譜分析采用數(shù)字方法直接由模擬/數(shù)字轉(zhuǎn)換器(ADC)對輸入信號取樣,再經(jīng)FFT處理后獲得頻譜分布圖。它的頻率范圍受到ADC采集速率和FFT運(yùn)算速度的限制。為獲得良好的儀器線性度和高分辨率，ADC的取樣率最少等于輸入信號最高頻率的兩倍。FFT運(yùn)算時間及取樣點(diǎn)數(shù)成對數(shù)關(guān)系，頻譜分析需要高頻率、高分辨率和高速運(yùn)算時，要選用高速的FFT硬件，或者相應(yīng)的數(shù)字信號處理器(DSP)芯片。可見這種方法的優(yōu)點(diǎn)是硬件電路簡單，主要依靠軟件運(yùn)算，可以提高分辨率。其缺點(diǎn)是頻率越高，對ADC和DSP芯片的速度要求越高，相應(yīng)價格也越昂貴。

方案二：分段FFT。這種方法將輸入信號分段，逐段進(jìn)行FFT的處理，這樣分段取樣降低了對ADC和FFT硬件的速度要求，又可以在相對窄的頻段內(nèi)得到更高的頻譜分辨率。但是這種方法在軟件和硬件的設(shè)計(jì)和測試上顯然要復(fù)雜很多。

方案三：掃頻法。這種頻譜分析采用外差原理，由振蕩器產(chǎn)生一定步進(jìn)頻率的信號及輸入信號相乘，然后由適當(dāng)?shù)臑V波器將差頻分量濾出以代表相應(yīng)頻點(diǎn)的幅度。振蕩信號可以達(dá)到很寬的頻率，及外部混頻器配合，可擴(kuò)展到很高頻率。這種方法的突出優(yōu)點(diǎn)是掃頻范圍大，硬件成本低廉，但這種方法對硬件電路要求較高，各模塊性能都需要精心設(shè)計(jì)，且連接在一起整體調(diào)試時有一定難度。而且它只適于測量穩(wěn)態(tài)信號的頻率幅度，但獲得測量結(jié)果要花費(fèi)較長的時間。

根據(jù)實(shí)際條件和成本以及題意上的考慮，在滿足題目要求的前提下，我們選擇方案三來實(shí)現(xiàn)頻譜分析的總體設(shè)計(jì)。

1.3控制系統(tǒng)的論證及選擇方案一：采用在面包板上搭建簡易單片機(jī)系統(tǒng)在面包板上搭建單片機(jī)系統(tǒng)可以方便的對硬件做隨時修改，也易于搭建，但是系統(tǒng)連線較多，不僅相互干擾，使電路雜亂無章，而且系統(tǒng)可靠性低，不適合本系統(tǒng)使用。方案二：自制單片機(jī)印刷電路板自制印刷電路實(shí)現(xiàn)較為困難，實(shí)現(xiàn)周期長，此外也會花費(fèi)較多的時間，影響整體設(shè)計(jì)進(jìn)程。不宜采用該方案。

方案三：采用單片機(jī)最小系統(tǒng)。單片機(jī)最小系統(tǒng)包含了顯示、矩陣鍵盤、A/D、D/A等模塊，能明顯減少外圍電路的設(shè)計(jì)，降低系統(tǒng)設(shè)計(jì)的難度，非常適合本系統(tǒng)的設(shè)計(jì)。綜合以上三種方案，選擇方案三。2.系統(tǒng)理論分析及計(jì)算2.1掃頻測試法理論依據(jù)

設(shè)頻率響應(yīng)為H(jω)的實(shí)系數(shù)線性時，不變系統(tǒng)在信號x(n)_Acos(ω0n+f)激勵下的穩(wěn)態(tài)輸出為y(n)。利用三角恒等式，可將輸入表示為2個復(fù)指數(shù)函數(shù)之和：式子中對于輸入為線性時，不變系統(tǒng)穩(wěn)態(tài)輸出為。根據(jù)線性性質(zhì)可知，輸入的響應(yīng)為同理，輸入的輸出是的復(fù)共軛。于是得到輸出結(jié)果的表達(dá)式為

因此，輸出信號和輸入信號是頻率相同的正弦波，僅有兩點(diǎn)不同：第一，振幅被|H(ejω)|加權(quán)，即網(wǎng)絡(luò)系統(tǒng)在ω=ω0的幅度函數(shù)值；第二，輸出信號相對于輸入信號有一個數(shù)量為q(ω0)的相位時延，即網(wǎng)絡(luò)系統(tǒng)在ω=ω0的相位值。2.2

DDS信號源

根據(jù)DDFS原理所產(chǎn)生的波形頻率為：式中fclk為基準(zhǔn)頻率，M為相位增量因子，N為累加器的位數(shù)。M取22,N取24。

為得到100

kHz的信號，而且在每個周期希望取到32個以上點(diǎn)，則累加器輸出后級D／A轉(zhuǎn)換需要至少3．2

MHz的速度，于是選取建立時間為30

ns、10位的DAC900，不僅滿足了對D／A轉(zhuǎn)換速度的要求，而且具有10位數(shù)據(jù)線，減少了D／A轉(zhuǎn)換中固有的量化誤差。fclk取40MHz，頻率的最小步進(jìn)：2.3相位差測量

設(shè)INl和IN2為兩路具有相位差經(jīng)整形后得到的方波信號，Gate2為INl和IN2經(jīng)過異或后得到的脈沖信號，F(xiàn)o為FPGA內(nèi)部的標(biāo)準(zhǔn)高頻脈沖信號，取40MHz。將IN2八分頻，結(jié)合單片機(jī)控制，可得到一個動態(tài)門控信號Gatel。動態(tài)門控及脈沖信號相“及”，可得到門限內(nèi)的有限個脈沖信號Gate2。Gate1中含有IN2的4個周期，Gate2含有8個異或脈沖。其中分別對clk進(jìn)行計(jì)數(shù)，分別得到計(jì)值M和N。根據(jù)公式精確地測得相位差絕對值。其時序如圖所示。由于對高頻脈沖計(jì)數(shù)可能存在±1的誤差：在F=100kHz時，Mmin≈1600，則δmax(△ψ)≈0.9°

FPGA內(nèi)部生成一個D觸發(fā)器，以INl為觸發(fā)器的數(shù)據(jù)輸入，IN2為觸發(fā)器的時鐘輸入，若觸發(fā)器輸出端為高電平，則△ψ>O°；若輸出端為低電平，則△ψ<0°。2.4特性曲線顯示分析

頻率范圍1M-40MHz，步進(jìn)100kHz，則有390個點(diǎn)。我們采用320*240分辨率的彩屏來顯示幅頻及相位。整個顯示圖像根據(jù)測量結(jié)果轉(zhuǎn)化為對應(yīng)的點(diǎn)從+90°到-90°變化顯示。具體參數(shù)包括模式、頻率、幅度、相位、中心頻率、帶寬會在圖像側(cè)邊顯示。參數(shù)具體計(jì)算是根據(jù)幅頻響應(yīng)及相頻響模擬分析轉(zhuǎn)換為數(shù)學(xué)分析通過單片機(jī)計(jì)算得到并在屏幕上進(jìn)行顯示。3.電路的設(shè)計(jì)3.1.放大器為了減少級數(shù)，系統(tǒng)采用數(shù)據(jù)手冊參考設(shè)計(jì)值在輸入50歐匹配的情況下，對于增益為20db的同相接法中，RF取174歐，RG取9歐。3.2TLV3501比較器的設(shè)計(jì)TLV3501主要是挽輸出比較器，主要是405ns傳播延時好人操作+2.7-+5.5v，由于超出擺幅輸入共模范圍，使其更合適低電壓應(yīng)用的理想選擇同時可對TTL邏輯在10MHZ情況下的輸出波形3.2系統(tǒng)總體框圖3.3電源EP3C16Q240C8器件內(nèi)核工作電壓VCCINT為1.2V，鎖相環(huán)（PLL）所需的數(shù)字電壓為1.2V，鎖相環(huán)電壓調(diào)節(jié)器所需的模擬電壓為2.5V。該器件將所有I/O端口分為8個I/O塊—BANK1-BANK8，這樣每個I/O塊可以用3.3V，3.0V、2.5V、1.8V和1.2V幅頻特性自動測試系統(tǒng)的設(shè)計(jì)及實(shí)現(xiàn)18等I/O端口電壓供電，滿足不同I/O電平標(biāo)準(zhǔn)。為了簡化電路，本設(shè)計(jì)用3.3V電平統(tǒng)一為8個I/O塊端口供電。圖4.1電源電路圖電源電路如圖3.8所示，數(shù)字電源+5V分別經(jīng)過AMS1117-3.3V，AMS1117-2.5V和BM1122-1.2V穩(wěn)壓器件降壓為3.3V、2.5V和1.2V，供I/O口、PLL電壓調(diào)節(jié)器和內(nèi)核使用。PLL數(shù)字電壓VCCD_PLL是由內(nèi)核電壓VCCINT經(jīng)過LC濾波電路后的1.2V電壓。由于該器件有4個PLL，需要了分別為其供電，因此在供電管腳之間加上去耦電容。及PLL供電情況類似，所有I/O塊的內(nèi)核電源管腳和I/O端口電源管腳之間也需要加上去耦電容來避免互相間的耦合干擾。3.4濾波電路本設(shè)計(jì)DDS的采樣頻率通過鎖相環(huán)倍頻可達(dá)到100MHz，根據(jù)奈奎斯特采樣定理輸出信號的最高頻率為其一半，即50MHz，但是在實(shí)際情況中，信號的輸出頻率只能達(dá)到采樣頻率的40%，即40MHz。因此根據(jù)需要，設(shè)計(jì)一個通帶截至頻率為40MHz，通帶允許的最大衰減為0.1dB，阻帶頻率為50MHz，阻帶最小衰減為50dB，特性阻抗為200?的低通濾波器。常用的濾波器按設(shè)計(jì)分為：Butterworth濾波器、Chebyshev濾波器和橢圓濾波器等。圖3.22是三種低通濾波器頻率特性響圖。從圖中可以看出，Butterworth濾波器的通帶和阻帶比較平坦，其過渡帶比較平緩；Chebyshev濾波器的通帶是等波紋抖動的，過渡帶也比較平緩；橢圓濾波器的通帶和阻帶都是抖動的，過渡帶是比較陡峭的。綜合比較選擇橢圓濾波器進(jìn)行設(shè)計(jì)。圖4.3低通濾波器頻率響應(yīng)對比圖4.測試方案及測試結(jié)果4.1測試儀器：數(shù)字萬用表DT9205，直流穩(wěn)壓源QJ-3003S、頻率特性測試儀（1MHz~150MHz）、500MHz數(shù)字示波器、100MHz雙通道數(shù)字示波器。電腦路由器4.2測試方案：電腦路由器如圖所示，在測量帶寬及平坦度時，將信號源的輸出有效值降低到1mVrms或更低，將信號通過射頻寬帶放大器，且外接50Ω負(fù)載，確認(rèn)放大倍數(shù)為60dB時，再用示波器觀察，記錄無明顯失真時的帶寬和平坦度。在測量噪聲時，在射頻寬帶放大器放大60dB的情況下，將輸入端短入到地，外接50Ω負(fù)載下，再用示波器觀察其輸出有效值。在測量增益控制精度時，通過示波器觀察程序控制的增益值及實(shí)際增益值的誤差大小。在測量增益控制范圍時，如果測0dB或其他較低的增益時，示波器無法讀出信號大小，則應(yīng)該加大輸入信號，直到示波器可以有效辨別為止。在測60dB增益時，將輸入提高到1mVrms,確認(rèn)輸出信號是否能達(dá)到1Vrms,且不明顯失真。；5.測試結(jié)果：測試的頻率值300kHz1MHz10MHz20MHz25MHz40MHz50MHz60MHz放大器輸出有效值Vrms0.9580.9961.0501.0501.0501.0101.0101.010測試的頻率值70MHz80MHz90MHz100MHz110MHz120MHz79KHz放大器輸出有效值Vrms0.9800.9520.9260.8750.8130.7330.7106結(jié)論根據(jù)上述測試數(shù)據(jù)及各部分的檢測，由此可以得出以下結(jié)論：（1）依據(jù)系統(tǒng)方案，完成了系統(tǒng)硬件平臺的搭建。主要包括ARM芯片及外圍電源、時鐘等電路，F(xiàn)PGA外圍電源、下載電路及內(nèi)部各個模塊功能的設(shè)計(jì)，DDS信號模數(shù)轉(zhuǎn)換、放大和濾波電路等的實(shí)現(xiàn)。利用QuartusII9.0軟件將FPGA內(nèi)部模塊設(shè)計(jì)好后，采用軟件自帶的SignalTapⅡ嵌入式邏輯分析儀對內(nèi)部的DDS模塊進(jìn)行了仿真，仿真結(jié)果顯示DDS模塊能很好的實(shí)現(xiàn)信號的輸出。然后對濾波電路進(jìn)行了仿真，結(jié)果顯示濾波器的設(shè)計(jì)能達(dá)到預(yù)期的結(jié)果。(2)在硬件的基礎(chǔ)上完成了軟件的設(shè)計(jì)。主要包括測試設(shè)備程序、接口板程序和測試應(yīng)用程序軟件。程序的設(shè)計(jì)主要是針對ARM