集成電路設(shè)計(jì)（第4版） 課件9-2 基準(zhǔn)電壓源

1第九章模擬集成電路基本單元9.1電流源電路

9.2基準(zhǔn)電壓源9.3單端反相放大器

9.4差分放大器9.5運(yùn)算放大器9.6振蕩器29.2基準(zhǔn)電壓源圖9.9三管能隙基準(zhǔn)源由圖可見：I2R3＝VBE1－VBE2＝

VBE

所以：此電路的輸出基準(zhǔn)電壓VREF為：其中：（9.14）（9.15）（9.12）（9.13）9.2.1雙極型三管能隙基準(zhǔn)源3將式（9.15）代入式（9.14）可得：由上式知，利用等效熱電壓VT的正溫度系數(shù)和VBE的負(fù)溫度系數(shù)相互補(bǔ)償，可使輸出基準(zhǔn)電壓的溫度系數(shù)接近為零。由文獻(xiàn)知：.（9.16）（9.17）式中Vg0＝1.205V，是溫度為0K時(shí)的硅外推能隙電壓；n為常數(shù)，其值與晶體管的制作工藝有關(guān)；T0為參考溫度。

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將式（9.17）代入式（9.16）并令，即T=T0時(shí)，使基準(zhǔn)電壓的溫度系數(shù)為0，可得：實(shí)際上nkT0/q<<Vg0，于是：這說明在選定參考溫度T0后，只要適當(dāng)設(shè)計(jì)R2/R3和J1/J2，即可使在該溫度下基準(zhǔn)電壓的溫度系數(shù)接近零。由于這種溫度系數(shù)為零的基準(zhǔn)電壓，其值接近于材料的能隙電壓Vg0，所以稱為能隙基準(zhǔn)源。(9.18)(9.19)5假設(shè)Q1，Q2的幾何尺寸相同，晶體管的βF較大，則：由圖9.9可見：I1R1＋VBE1＝VREF＝I2R2+VBE3

所以：I1R1≈I2R2

代入式（9.18）可得：

由于在工藝上VBE值和電阻的比值都較易控制，所以這類電源的輸出基準(zhǔn)電壓可調(diào)得較準(zhǔn)。(9.20)6

當(dāng)MOS器件在極小電流下工作時(shí)，柵極下方呈現(xiàn)的溝道相當(dāng)薄，包含的自由載流子非常少。器件的這一工作區(qū)域被稱為弱反型或亞閾值區(qū)。

可以利用工作在亞閾值區(qū)的CMOS構(gòu)成基準(zhǔn)電壓源。9.2.2MOS基準(zhǔn)電壓源工作在亞閾值區(qū)的NMOS晶體管，當(dāng)漏源電壓大于幾個(gè)熱電勢VT（＝kT/q）時(shí)，其電流可以表示為：（9.21）由此式，我們可以得到：（9.22）在式9.21和9.22中，B為常數(shù)，n為工藝所決定的參數(shù)，具有正溫度系數(shù)，約為＋0.0015/℃。7（8.6）利用MOS器件在正閾值區(qū)的電流、電壓的指數(shù)關(guān)系，采用圖9.10所示的結(jié)構(gòu)，可以得到正溫度系數(shù)的ΔV（9.23）圖9.10電壓差與溫度成正比的結(jié)構(gòu)圖9.11溫度補(bǔ)償CMOS基準(zhǔn)電壓電路8圖9.11的電路結(jié)構(gòu)，其負(fù)溫漂源是VBE，VBE的溫度系數(shù)為-2mV/℃。圖中連接成二極管結(jié)構(gòu)的NPN晶體管是由CMOS結(jié)構(gòu)中的n+摻雜區(qū)（NMOS的源漏摻雜）做發(fā)射區(qū)，P阱為基區(qū)，N型襯底為集電區(qū)的寄生雙極晶體管。

如果M1、M2的尺寸相同，則為獲得ΔV必須使它們的VGS不同即電流不相同。從電路結(jié)構(gòu)可得：（9.24