《集成電路設(shè)計（第4版）》全套教學(xué)課件

1第一章集成電路設(shè)計概述1.1集成電路的發(fā)展1.2集成電路設(shè)計流程及設(shè)計環(huán)境1.3集成電路制造途徑1.4集成電路設(shè)計知識范圍全套可編輯PPT課件21.1947年12月16日,美國貝爾實驗室(Bell-Lab)WilliamShockley領(lǐng)導(dǎo)的研究小組發(fā)現(xiàn)了晶體管效應(yīng)。2.1948年6月向全世界公布。3.1956年，W.Shockley等人因此獲得諾貝爾物理獎,“fortheirresearchesonsemiconductorsandtheirdiscoveryofthetransistoreffect”圖1.1最原始的點接觸式晶體管1.1集成電路的發(fā)展圖1.1最原始的點觸式晶體管全套可編輯PPT課件3硅時代的飛躍—集成電路的誕生Fig1.2JackKilby’sfirstIntegratedCircuits(IC)oftheworld圖1.2JackKilby發(fā)明的世界上第一塊集成電路4圖1.5一個12英寸(300mm)晶圓與人臉大小的對比關(guān)心工藝線5摩爾定律(Moore’sLaw)Moore'slaw:thenumberofcomponentsperICdoublesevery18months.6認(rèn)識晶圓和集成電路7裸片8封裝，成品9應(yīng)用10集成電路技術(shù)發(fā)展趨勢1）特征尺寸：微米

亞微米

深亞微米納米，目前集成電路已經(jīng)實現(xiàn)特征尺寸2007年的65nm、2010年的45nm、2013年的32nm和預(yù)計2016年22nm的量產(chǎn)；2）晶圓的尺寸增加,當(dāng)前的主流晶圓的尺寸已經(jīng)從8英寸邁向12英寸；3）集成電路的規(guī)模不斷提高,CPU(P-IV)已超過4000萬晶體管,第四代酷睿ICPU,晶體管數(shù)量在14.8億；4）集成電路的速度不斷提高,人們已經(jīng)用65nmCMOS工藝做出了40Gbit/s的高速數(shù)字電路和60GHz的射頻電路；11集成電路技術(shù)發(fā)展趨勢5）集成電路復(fù)雜度不斷增加，系統(tǒng)芯片或稱芯片系統(tǒng)SoC(System-on-Chip)成為開發(fā)目標(biāo)；6)模擬數(shù)字混合集成向電路設(shè)計工程師提出挑戰(zhàn)；7）設(shè)計可行性與可靠性將得到提高；8）電路設(shè)計、工藝制造、封裝的分立運行為發(fā)展無生產(chǎn)線（Fabless）和無芯片（Chipless）集成電路設(shè)計提供了條件，為微電子領(lǐng)域發(fā)展知識經(jīng)濟(jì)提供了條件。121.1集成電路的發(fā)展1.2集成電路設(shè)計流程

1.3集成電路制造途徑1.4集成電路設(shè)計知識范圍第一章

集成電路設(shè)計概述全套可編輯PPT課件131.集成電路發(fā)展的前三十年中，設(shè)計、制造和封裝都是集中在半導(dǎo)體生產(chǎn)廠家內(nèi)進(jìn)行的，稱之為一體化制造(IDM，IntegratedDeviceManufacture)的集成電路實現(xiàn)模式。2.近十年以來，電路設(shè)計、工藝制造和封裝開始分立運行，這為發(fā)展無生產(chǎn)線（Fabless）集成電路設(shè)計提供了條件，為微電子領(lǐng)域發(fā)展知識經(jīng)濟(jì)提供了條件。IDM與Fabless集成電路實現(xiàn)

1.代工單位將經(jīng)過前期開發(fā)確定的一套工藝設(shè)計文件PDK（ProcessDesignKits）傳送給設(shè)計單位，這是一次信息流過程。PDK文件包括工藝電路模擬用的器件SPICE參數(shù)、版圖設(shè)計用的層次定義、設(shè)計規(guī)則、晶體管/電阻/電容等元件/通孔（Via）/焊盤等基本結(jié)構(gòu)的版圖、與設(shè)計工具關(guān)聯(lián)的設(shè)計規(guī)則檢查DRC（DesignRuleCheck）、參數(shù)提取（EXTraction）和版圖電路圖對照LVS（LayoutVsSchematic）用的文件。14集成電路的設(shè)計流程2.設(shè)計單位根據(jù)研究項目提出的技術(shù)指標(biāo)，在自己掌握的電路和系統(tǒng)知識基礎(chǔ)上，利用PDK提供的工藝數(shù)據(jù)和CAD/EDA工具，進(jìn)行電路設(shè)計、電路仿真和優(yōu)化、版圖設(shè)計、設(shè)計規(guī)則檢查DRC、參數(shù)提取和版圖電路圖對照LVS，最終生成以GDS-II格式保存的版圖文件，傳送給代工單位。15集成電路的設(shè)計流程3.代工單位根據(jù)設(shè)計單位提供的GDS-II格式的版圖數(shù)據(jù)，首先制作掩模（Mask），將版圖數(shù)據(jù)定義的圖形固化到由鉻板等材料制成的一套掩模上。一張掩模對應(yīng)于版圖設(shè)計中的一層圖形，同時也對應(yīng)于芯片制作中的一道或多道工藝。

正是在一張張掩模的參與下，工藝工程師完成芯片的流水式加工，將版圖數(shù)據(jù)定義的圖形最終有序地固化到芯片上。這一過程通常簡稱為“流片”。16集成電路的設(shè)計流程17無生產(chǎn)線與代工的關(guān)系LayoutChipProcessDesignkitsInternetFoundryFablessChip181.1集成電路的發(fā)展1.2集成電路設(shè)計流程1.3集成電路制造途徑1.4集成電路設(shè)計知識范圍第一章

集成電路設(shè)計概述19國內(nèi)可用Foundry廠家1.華晶和上華2.華虹NEC3.上海貝嶺4.中芯國際5.蘇州聯(lián)華(UMC)6……20表1境外可用Foundry工藝廠家Peregrine(SOI/SOS)Vitesse(GaAs/InP)IBM/Jazz(SiGe)OMMIC(GaAs)Win(穩(wěn)懋)(GaAs)Agilent(CMOS)AMS(CMOS/BiCMOS)UMC(聯(lián)華)(CMOS/BiCMOS)OrbitSTM(CMOS/BiCMOS)Dongbu(東部)Chartered(特許)(CMOS/BiCMOS)TSMC(臺積電)(CMOS/BiCMOS)美國歐洲韓國新加坡臺灣21芯片工程與多項目晶圓計劃

多項目晶圓MPW（Multi-ProjectWafer）技術(shù)是集成電路研發(fā)機構(gòu)為降低芯片開發(fā)成本而引入的芯片制造技術(shù)。MPW技術(shù)把幾到幾十種工藝上兼容的單個芯片拼裝到一個宏芯片（Macro-Chip）上，然后以步進(jìn)的方式排列到一到多個晶圓上。這樣可使昂貴的制版和硅片加工費用由幾十種芯片分擔(dān)。SingleIC

Macro-ICWafer22多項目晶圓技術(shù)Chip1Chip1Chip6Chip2Chip5Chip4Chip3$30000$30000<$5000如果同時加工6種芯片，則每種芯片的制造費用就可以根據(jù)面積分?jǐn)?，可以減少到單獨制造時的1/6，從而極大地降低芯片制造成本。

231.1集成電路的發(fā)展1.2集成電路設(shè)計流程及設(shè)計環(huán)境1.3集成電路制造途徑1.4集成電路設(shè)計知識范圍24集成電路設(shè)計知識范圍系統(tǒng)知識計算機/通信/信息/控制等學(xué)科電路知識模擬/數(shù)字/模數(shù)混合/RFIC/MMIC工具知識

隨著設(shè)計自動化程度的提高，出現(xiàn)了如Cadence、Synopsis和MentorGraphics等開發(fā)電子設(shè)計自動化（EDA）軟件的專業(yè)公司。從功能驗證、邏輯分析和綜合、電路分析到版圖設(shè)計都有多家公司提供的多種類型軟件工具的支持。2526在邏輯電路級從事設(shè)計的工程師就需要掌握VHDL或VerilogHDL等硬件描述語言及相應(yīng)的分析和綜合工具；在晶體管級從事電路設(shè)計的工程師就需要掌握SPICE或類似的電路分析工具；設(shè)計版圖時則需要掌握版圖設(shè)計工具。4）工藝知識

IC設(shè)計工程師需要掌握IC設(shè)計所用元器件的特性和物理數(shù)學(xué)模型，了解制造工藝的基本原理和過程，關(guān)心每一步工藝對元器件和電路性能的影響。讀懂代工工藝廠家提供的設(shè)計文件（DesignKits），挖掘出工藝的潛力，充分利用好工藝進(jìn)行電路設(shè)計。2728第二章IC制造材料結(jié)構(gòu)與理論2.1集成電路材料

2.2半導(dǎo)體基礎(chǔ)知識2.3PN結(jié)與結(jié)型二極管2.4雙極型晶體管2.5MOS晶體管29材料按導(dǎo)電性能可以分為導(dǎo)體、半導(dǎo)體和絕緣體三類。表2.1集成電路制造所應(yīng)用到的材料分類2.1集成電路材料30半導(dǎo)體材料在集成電路的制造中起著根本性的作用

1.摻入雜質(zhì)可改變半導(dǎo)體的電導(dǎo)率2.熱敏效應(yīng)：當(dāng)半導(dǎo)體受到外界熱的刺激時，其導(dǎo)電能力將發(fā)生顯著變化。

3.光電效應(yīng)：光照也可以改變半導(dǎo)體的電導(dǎo)率硅，砷化鎵和磷化銦是最基本的三種半導(dǎo)體材料312.1.1硅(Si)基于硅的多種工藝技術(shù)：雙極型晶體管（BJT）結(jié)型場效應(yīng)管（J-FET）P型、N型MOS場效應(yīng)管雙極CMOS（BiCMOS）價格低廉，占領(lǐng)了90％的IC市場322.1.2砷化鎵(GaAs)能工作在超高速超高頻，其原因在于這些材料具有更高的載流子遷移率，和近乎半絕緣的電阻率GaAs的優(yōu)點:fT可達(dá)150GHz/可制作發(fā)光器件/工作在更高的溫度/更好的抗輻射性能GaAs工藝的三種有源器件:MESFET,HEMT和HBT332.1.3磷化銦(InP)能工作在超高速超高頻三種有源器件:MESFET,HEMT和HBT廣泛應(yīng)用于光纖通信系統(tǒng)中發(fā)出的激光波長范圍覆蓋了玻璃光纖的最小色散（1.3um）和最小衰減（1.55um）的兩個窗口342.1.4絕緣材料SiO2、SiON和Si3N4是IC系統(tǒng)中常用的幾種絕緣材料功能包括：充當(dāng)離子注入及熱擴散的掩膜器件表面的鈍化層電隔離352.1.5金屬材料金屬材料有三個功能：1.形成器件本身的接觸線

2.形成器件間的互連線3.形成焊盤36半導(dǎo)體表面制作了金屬層后，根據(jù)金屬的種類及半導(dǎo)體摻雜濃度的不同，可形成

肖特基型接觸或歐姆接觸如果摻雜濃度較低，金屬和半導(dǎo)體結(jié)合面形成肖特基型接觸，構(gòu)成肖特基二極管。如果摻雜濃度足夠高，以致于隧道效應(yīng)可以抵消勢壘的影響，那么就形成了歐姆接觸(雙向低歐姆電阻值)。器件互連材料包括

金屬，合金，多晶硅，金屬硅化物37在Si基VLSI技術(shù)中，由于Al幾乎可滿足金屬連接的所有要求，被廣泛用于制作歐姆接觸及導(dǎo)線。在純金屬不能滿足一些重要的電學(xué)參數(shù)、達(dá)不到可靠度的情況下，IC金屬化工藝中采用合金。因為銅的電阻率比鋁的電阻率低,以銅代鋁成為了半導(dǎo)體技術(shù)發(fā)展的趨勢?；诮鸬慕饘倩に嚭桶虢^緣襯底及多層布線系統(tǒng)的組合有一個優(yōu)點，即芯片上傳輸線和電感有更高的Q值。38兩層與多層金屬布線IC系統(tǒng)至少采用兩層金屬布線。第一層金屬主要用于器件各個極的接觸點及器件間的部分連線，這層金屬通常較薄，較窄，間距較小。第二層主要用于器件間及器件與焊盤間的互聯(lián)，并形成傳輸線。寄生電容大部分由兩層金屬及其間的隔離層形成。多數(shù)IC工藝中使用3層以上的金屬。最上面一層通常用于供電及形成牢固的接地。其它較高的幾層用于提高密度及方便自動化布線。392.1.6多晶硅多晶硅與單晶硅都是硅原子的集合體。多晶硅特性隨結(jié)晶度與雜質(zhì)原子而改變。非摻雜的多晶硅薄層實質(zhì)上是半絕緣的，電阻率為300W·cm。通過不同雜質(zhì)的組合，多晶硅的電阻率可被控制在500—0.005W·cm。在MOS及雙極器件中，多晶硅用來制作柵極、形成歐姆接觸、基本連線、薄PN結(jié)的擴散源、高值電阻等。40半導(dǎo)體材料系統(tǒng)是指不同質(zhì)（異質(zhì)）的幾種半導(dǎo)體(GaAs與AlGaAs,InP與InGaAs和Si與SiGe等)組成的層結(jié)構(gòu)。應(yīng)用:制作異質(zhì)結(jié)雙極性晶體管HBT。制作高電子遷移率晶體管HEMT。制作高性能的LED及LD。2.1.7材料系統(tǒng)41半導(dǎo)體/絕緣體材料系統(tǒng)半導(dǎo)體/絕緣體材料系統(tǒng)是半導(dǎo)體與絕緣體相結(jié)合的材料系統(tǒng)。其典型代表是絕緣體上硅(SOI:SiliconOnInsulator)。SOI:在器件的有源層和襯底之間的隔離層厚，電極與襯底之間的寄生電容大大的減少，SOI器件的速度更快，功耗更低。422.1集成電路材料2.2半導(dǎo)體基礎(chǔ)知識2.3PN結(jié)與結(jié)型二極管2.4雙極型晶體管2.5MOS晶體管第二章 IC制造材料結(jié)構(gòu)與理論43

2.2.1半導(dǎo)體的晶體結(jié)構(gòu)固體材料分為兩類：晶體和非晶體。從外觀看晶體有一定的幾何外形，非晶體沒有一定的形狀。

用來制作集成電路的硅、鍺等都是晶體，而玻璃、橡膠等都是非晶體。442.2.2本征半導(dǎo)體與雜質(zhì)半導(dǎo)體本征半導(dǎo)體是一種完全純凈的、結(jié)構(gòu)完整的半導(dǎo)體晶體。但是，當(dāng)半導(dǎo)體的溫度升高或受到光照等外界因素的影響時，本征激發(fā)所產(chǎn)生的自由電子和空穴數(shù)目是相同的。在外加電場作用下，電子和空穴的運動方向相反，但由于電子和空穴所帶電荷相反，因而形成的電流是相加的，即順著電場方向形成電子和空穴兩種漂移電流。45雜質(zhì)半導(dǎo)體根據(jù)摻入雜質(zhì)性質(zhì)的不同，雜質(zhì)半導(dǎo)體可以分為N型半導(dǎo)體和P型半導(dǎo)體。46P型半導(dǎo)體摻入少量的3價元素，如硼、鋁或銦，有3個價電子，形成共價鍵時，缺少1個電子，產(chǎn)生1個空位。空穴為多數(shù)載流子，電子為少數(shù)載流子。3價雜質(zhì)的原子很容易接受價電子，稱為“受主雜質(zhì)”。47N型半導(dǎo)體摻入少量的5價元素，如磷、砷或銻，有5個價電子，形成共價鍵時，多余1個電子。電子為多數(shù)載流子，空穴為少數(shù)載流子。在半導(dǎo)體內(nèi)產(chǎn)生多余的電子，稱為“施主雜質(zhì)”。482.1了解集成電路材料2.2半導(dǎo)體基礎(chǔ)知識2.3PN結(jié)與結(jié)型二極管2.4雙極型晶體管2.5MOS晶體管第二章 IC制造材料結(jié)構(gòu)與理論492.3.1PN結(jié)的擴散與漂移由于兩種半導(dǎo)體內(nèi)帶電粒子的正、負(fù)電荷相等，所以半導(dǎo)體內(nèi)呈電中性。圖2.2PN結(jié)的形成50擴散運動由于PN結(jié)交界面兩邊的載流子濃度有很大的差別，載流子就要從濃度大的區(qū)域向濃度小的區(qū)域擴散。P區(qū)中的空穴向N區(qū)擴散，在P區(qū)中留下帶負(fù)電荷的受主雜質(zhì)離子；而N區(qū)中的電子向P區(qū)擴散，在N區(qū)中留下帶正電荷的施主雜質(zhì)離子。在緊靠接觸面兩邊形成了數(shù)值相等、符號相反的一層很薄的空間電荷區(qū)，稱為耗盡層，這就是PN結(jié)。51圖2.3平衡狀態(tài)下的PN結(jié)在耗盡區(qū)中正負(fù)離子形成了一個電場ε，其方向是從帶正電的N區(qū)指向帶負(fù)電的P區(qū)的。這個電場一方面阻止擴散運動的繼續(xù)進(jìn)行；另一方面，將產(chǎn)生漂移運動，即進(jìn)入空間電荷區(qū)的空穴在內(nèi)建電場ε作用下向P區(qū)漂移，自由電子向N區(qū)漂移。

漂移運動和擴散運動方向相反。動態(tài)平衡時，擴散電流和漂移電流大小相等、方向相反，流過PN結(jié)的總電流為零。擴散電流漂移電流擴散：濃度差漂移：電場

522.3.2PN結(jié)型二極管(a)圖2.4PN結(jié)二極管(a)結(jié)構(gòu)(b)符號(c)I-V特性曲線53PN結(jié)電學(xué)特性

具有單向?qū)щ娦?，即正向外加電壓作用下，電流呈指?shù)規(guī)律急劇增加；在反向電壓作用下，最多只有一個很小的反向電流流通。542.3.3肖特基結(jié)二極管圖2.5

金屬與半導(dǎo)體接觸

加反向電壓時，金屬到半導(dǎo)體的電子流占優(yōu)勢，形成從半導(dǎo)體到金屬的反向電流。當(dāng)反向電壓提高，由于從金屬到半導(dǎo)體的電子流是恒定的，反向電流將趨于飽和?？梢?，阻擋層具有類似于PN結(jié)的伏安特性。

金屬與半導(dǎo)體在交界處形成阻擋層。以N型半導(dǎo)體為例，當(dāng)在金屬端外加正電壓時，形成一股從金屬到半導(dǎo)體的正向電流，該電流是由N型半導(dǎo)體中多數(shù)載流子電子構(gòu)成的。55基于GaAs和InP的MESFET和HEMT器件中，其金屬柵極與溝道材料之間形成的結(jié)就屬于肖特基結(jié)。因此，它們的等效電路中通常至少包含柵-源和柵-漏兩個肖特基結(jié)二極管。562.3.4歐姆型接觸在半導(dǎo)體器件與集成電路制造過程中，半導(dǎo)體元器件引出電極與半導(dǎo)體材料的接觸也是一種金屬-半導(dǎo)體結(jié)。但是我們希望這些結(jié)具有雙向低歐姆電阻值的導(dǎo)電特性，也就是說，這些結(jié)應(yīng)當(dāng)是歐姆型接觸，或者說，這里不應(yīng)存在阻擋載流子運動的“結(jié)”。工程中，這種歐姆接觸通過對接觸區(qū)半導(dǎo)體的重?fù)诫s來實現(xiàn)。理論根據(jù)是：通過對半導(dǎo)體材料重?fù)诫s，使集中于半導(dǎo)體一側(cè)的結(jié)（金屬中有更大量的自由電子）變得如此之薄，以至于載流子可以容易地利用量子隧穿效應(yīng)相對自由地傳輸。572.1集成電路材料2.2半導(dǎo)體基礎(chǔ)知識

2.3PN結(jié)與結(jié)型二極管2.4雙極型晶體管2.5MOS晶體管第二章 IC制造材料結(jié)構(gòu)與理論582.4雙極型晶體管基本結(jié)構(gòu)與工作原理由于雙極型晶體管有兩個PN結(jié)，所以它有四種不同的工作狀態(tài)。（1）發(fā)射結(jié)正偏，集電結(jié)反偏時，為放大工作狀態(tài)；（2）發(fā)射結(jié)正偏，集電結(jié)也正偏時，為飽和工作狀態(tài)；（3）發(fā)射結(jié)反偏，集電結(jié)也反偏時，為截止工作狀態(tài)；（4）發(fā)射結(jié)反偏，集電結(jié)正偏時，為反向工作狀態(tài)。59電流放大作用放大狀態(tài)下內(nèi)部載流子的傳輸：1.發(fā)射結(jié)的注入2.基區(qū)中的輸運與復(fù)合3.集電區(qū)的收集

電子電流雙極型晶體管的放大作用用正向電流放大倍數(shù)βF來描述：βF=IC/IB

602.1集成電路材料2.2半導(dǎo)體基礎(chǔ)知識2.3PN結(jié)與結(jié)型二極管2.4雙極型晶體管2.5MOS晶體管第二章 IC制造材料結(jié)構(gòu)與理論61工作原理：如果沒有任何外加偏置電壓，這時，從漏到源是兩個背對背的二極管。它們之間所能流過的電流就是二極管的反向漏電流。在柵電極下沒有導(dǎo)電溝道形成。如果把源漏和襯底接地，在柵上加一足夠高的正電壓，從靜電學(xué)的觀點看，這一正的柵電壓將要排斥柵下的P型襯底中的空穴而吸引電子。電子在表面聚集到一定濃度時，柵下的P型層將變成N型層，即呈現(xiàn)反型層。N反型層與源漏兩端的N型擴散層連通，就形成以電子為載流子的導(dǎo)電溝道。2.5MOS晶體管62引起溝道區(qū)產(chǎn)生強表面反型層的最小柵電壓，稱為閾值電壓VT。往往用離子注入技術(shù)改變溝道區(qū)的摻雜濃度，從而改變閾值電壓。閾值電壓VT63根據(jù)閾值電壓不同，常把MOS器件分成增強型和耗盡型兩種器件。對于N溝MOS器件而言，將閾值電壓VT＞0的器件稱為增強型器件，閾值電壓VT＜0的器件，稱為耗盡型器件。在CMOS電路里，全部采用增強型的NMOS和PMOS。64圖2.9

(a)Vgs>VT,Vds=0V(b)Vgs>VT,Vds<Vgs-VT(c)Vgs>VT,Vds>Vgs-VT溝道不再伸展到漏極，處于夾斷狀態(tài)，夾斷處的電壓降保持在Vds>Vgs-VT

。（一）三個區(qū)域65描述NMOS器件性能的理想表達(dá)式為：（二）

表達(dá)式

Vgs>VT,Vds<Vgs-VT

Vgs>VT,Vds>Vgs-VT66第3章集成電路基本工藝3.1外延生長3.2掩模版的制造3.3光刻原理與流程

3.4氧化3.5淀積與刻蝕3.6摻雜原理與工藝673.1外延生長(Epitaxy)外延生長的目的半導(dǎo)體工藝流程中的基片是拋光過的晶圓基片,直徑在50到300mm(2-12英寸)之間,厚度約幾百微米。盡管有些器件和IC可以直接做在未外延的基片上,但大多數(shù)器件和IC都做在經(jīng)過外延生長的襯底上。原因是未外延過的基片性能常常不能滿足要求。外延的目的是用同質(zhì)材料形成具有不同的摻雜種類及濃度,因而具有不同性能的晶體層。外延也是制作不同材料系統(tǒng)的技術(shù)之一。外延生長后的襯底適合于制作有各種要求的器件與IC,且可進(jìn)行進(jìn)一步處理。681.液態(tài)生長(LPE:LiquidPhaseEpitaxy)LPE意味著在晶體襯底上用金屬性的溶液形成一個薄層。在加熱過的飽和溶液里放上晶體,再把溶液降溫,外延層便可形成在晶體表面。原因在于溶解度隨溫度變化而變化。LPE是最簡單最廉價的外延生長方法，在化合物器件制造中有廣泛的應(yīng)用，但其外延層的質(zhì)量不高。大部分AlGaAs/GaAs和InGaAsP/InP器件可用LPE來制作,但是當(dāng)前LPE逐漸被VPE,MOVPE（金屬有機物）,MBE(分子束）法代替。692.氣相外延生長(VPE:VaporPhaseEpitaxy)VPE是指所有在氣體環(huán)境下在晶體表面進(jìn)行外延生長的技術(shù)的總稱。在不同的VPE技術(shù)里，鹵素(Halogen)傳遞生長法在制作各種材料的沉淀薄層中得到大量應(yīng)用。任何把至少一種外延層生成元素以鹵化物形式在襯底表面發(fā)生鹵素析出反應(yīng)從而形成外延層的過程都可歸入鹵素傳遞法，它在半導(dǎo)體工業(yè)中有尤其重要的地位（鹵化反應(yīng)）。用這種方法外延生長的基片，可制作出很多種器件，如GaAs，GaAsP，LED管，GaAs微波二極管，大部分的Si雙極型管，LSI及一些MOS邏輯電路等。70Si基片的鹵素生長外延在一個反應(yīng)爐內(nèi)的SiCl4/H2系統(tǒng)中實現(xiàn)：在水平的外延生長爐中，Si基片放在石英管中的石墨板上，SiCl4，H2及氣態(tài)雜質(zhì)原子通過反應(yīng)管。在外延過程中，石墨板被石英管周圍的射頻線圈加熱到1500-2000度，在高溫作用下，發(fā)生SiCl4+2H2

Si+4HCl

的反應(yīng)，釋放出的Si原子在基片表面形成單晶硅，典型的生長速度為0.5~1

m/min。713.金屬有機物氣相外延生長(MOVPE:MetalorganicVaporPhaseEpitaxy）III-V材料的MOVPE中，所需要生長的III，V族元素的源材料以氣體混和物的形式進(jìn)入反應(yīng)爐中已加熱的生長區(qū)里，在那里進(jìn)行熱分解與沉淀反應(yīng)。MOVPE與其它VPE不同之處在于它是一種冷壁工藝，只要將襯底控制到一定溫度就行了。724.分子束外延生長(MBE:MolecularBeamEpitaxy)MBE在超真空中進(jìn)行，基本工藝流程包含產(chǎn)生轟擊襯底上生長區(qū)的III，V族元素的分子束等。MBE幾乎可以在GaAs基片上生長無限多的外延層。這種技術(shù)可以控制GaAs，AlGaAs或InGaAs上的生長過程，還可以控制摻雜的深度和精度達(dá)到納米極。經(jīng)過MBE法，襯底在垂直方向上的結(jié)構(gòu)變化具有特殊的物理屬性。MBE的不足之處在于產(chǎn)量低。733.1外延生長3.2掩模版的制造3.3光刻原理與流程

3.4氧化3.5淀積與刻蝕3.6摻雜原理與工藝第3章集成電路基本工藝743.2掩模(Mask)的制版工藝1.掩模制造從物理上講,任何半導(dǎo)體器件及IC都是一系列互相聯(lián)系的基本單元的組合,如導(dǎo)體、半導(dǎo)體及基片不同層上形成的不同尺寸的隔離材料等。要制作出這些結(jié)構(gòu)需要一套掩模。一個光學(xué)掩模通常是一塊涂著特定圖案鉻薄層的石英玻璃片，一層掩模對應(yīng)一塊IC的一個工藝層。工藝流程中需要的一套掩模必須在工藝流程開始之前制作出來。制作這套掩模的數(shù)據(jù)來自電路設(shè)計工程師的版圖。75什么是掩模？掩模是用石英玻璃做成的均勻平坦的薄片，表面上涂一層600

800nm厚的Cr層，使其表面光潔度更高，稱之為鉻板(Crmask)。76

整版及單片版掩模整版按統(tǒng)一的放大率印制，因此稱為1X掩模。這種掩模在一次曝光中，對應(yīng)著一個芯片陣列的所有電路的圖形都被映射到基片的光刻膠上。單片版通常把實際電路放大5或10倍，故稱作5X或10X掩模。這樣的掩模上的圖案僅對應(yīng)著基片上芯片陣列中的一個單元。上面的圖案可通過步進(jìn)曝光機映射到整個基片上。77IC、Mask&Wafer圖3.2Wafer782.圖案發(fā)生器方法(PG:PatternGenerator)在PG法中,規(guī)定layout的基本圖形為矩形。任何版圖都將分解成一系列各種大小、不同位置和方向的矩形條的組合。每個矩形條用5個參數(shù)進(jìn)行描述:(X,Y,A,W,H)圖3.379圖案發(fā)生器方法(續(xù))利用這些數(shù)據(jù)控制圖中所示的一套制版裝置。圖3.4803.X射線制版由于X射線具有較短的波長，它可用來制作更高分辨率的掩模版。X-ray掩模版的襯底材料與光學(xué)版不同，要求對X射線透明，而不是可見光或紫外線，它們常為Si或Si的碳化物。Au的沉淀薄層可使得掩模版對X射線不透明。814.電子束掃描法(E-BeamScanning)

采用電子束對抗蝕劑進(jìn)行曝光，由于高速的電子具有較小的波長，分辨率極高。先進(jìn)的電子束掃描裝置精度50nm，這意味著電子束的步進(jìn)距離為50nm，轟擊點的大小也為50nm。82電子束掃描法電子束掃描裝置的用途: 制造掩模和直寫光刻電子束制版的優(yōu)點：

高精度電子束制版的缺點：

設(shè)備昂貴 制版費用高833.1外延生長3.2掩膜制作3.3光刻原理與流程

3.4氧化3.5淀積與刻蝕3.6摻雜原理與工藝第3章集成電路基本工藝843.3光刻原理與流程在IC的制造過程中，光刻是多次應(yīng)用的重要工序。其作用是把掩模上的圖型轉(zhuǎn)換成晶圓上的器件結(jié)構(gòu)。853.3.1光刻步驟一、晶圓涂光刻膠：清洗晶圓，在200

C溫度下烘干1小時。目的是防止水汽引起光刻膠薄膜出現(xiàn)缺陷。待晶圓冷卻下來，立即涂光刻膠。光刻膠有兩種：正性(positive)與負(fù)性(negative)。正性膠顯影后去除的是經(jīng)曝光的區(qū)域的光刻膠，負(fù)性膠顯影后去除的是未經(jīng)曝光的區(qū)域的光刻膠。正性膠適合作窗口結(jié)構(gòu),如接觸孔,焊盤等，而負(fù)性膠適用于做長條形狀如多晶硅和金屬布線等。光刻膠對大部分可見光靈敏，對黃光不靈敏，可在黃光下操作。晶圓再烘，將溶劑蒸發(fā)掉，準(zhǔn)備曝光86涂光刻膠的方法光刻膠通過過濾器滴入晶圓中央，被真空吸盤吸牢的晶圓以2000

8000轉(zhuǎn)/分鐘的高速旋轉(zhuǎn)，從而使光刻膠均勻地涂在晶圓表面。圖3.687二、曝光:光源可以是可見光,紫外線,X射線和電子束。光量,時間取決于光刻膠的型號，厚度和成像深度。三、顯影:晶圓用真空吸盤吸牢，高速旋轉(zhuǎn)，將顯影液噴射到晶圓上。顯影后，用清潔液噴洗。四、烘干:將顯影液和清潔液全部蒸發(fā)掉。光刻步驟883.3.2曝光方式1.接觸式曝光方式中，把掩模以0.05

0.3ATM的壓力壓在涂光刻膠的晶圓上，曝光光源的波長在0.4

m左右。圖3.789曝光系統(tǒng)(下圖):點光源產(chǎn)生的光經(jīng)凹面鏡反射得到發(fā)散光束，再經(jīng)透鏡變成平行光束，經(jīng)45

折射后投射到工作臺上。圖3.890接觸式曝光方式的圖象偏差問題原因:光束不平行、接觸不密有間隙舉例:

，y+2d=10

m,則有(y+2d)tg

=0.5

m圖3.991掩模和晶圓之間實現(xiàn)

理想接觸的制約因素掩模本身不平坦晶圓表面有輕微凸凹掩模和晶圓之間有灰塵922.非接觸式曝光（1）接近式：接近式光刻系統(tǒng)中，掩模和晶圓之間有20

50

m的間隙。這樣，磨損問題可以解決。但分辨率下降，當(dāng)

時，無法工作。這是因為，根據(jù)惠更斯原理，如圖所示，小孔成像，出現(xiàn)繞射，圖形發(fā)生畸變。圖3.1093非接觸式曝光－縮小投影曝光系統(tǒng)（2）投影式：水銀燈光源通過聚光鏡投射在掩模上。掩模比晶圓小，但比芯片大得多。在這個掩模中，含有一個芯片或幾個芯片的圖案，稱之為母版，即reticle。光束通過掩模后，進(jìn)入一個縮小的透鏡組，把母版上的圖案，縮小5~10倍，在晶圓上成像。94縮小投影曝光系統(tǒng)示意圖圖3.11953.1外延生長3.2掩膜制作3.3光刻原理與流程

3.4氧化

3.5淀積與刻蝕3.6摻雜原理與工藝關(guān)心每一步工藝對器件性能的影響，讀懂PDK，挖掘工藝潛力。第3章集成電路基本工藝96圖3.12

場氧除了作為柵的絕緣材料外，二氧化硅在很多制造工序中可以作為保護(hù)層。在器件之間的區(qū)域，也可以生成一層稱為“場氧”（FOX）的厚SiO2層，使后面的工序可以在其上制作互連線。3.4氧化973.1外延生長3.2掩膜制作3.3光刻原理與流程

3.4氧化

3.5淀積與刻蝕3.6摻雜原理與工藝關(guān)心每一步工藝對器件性能的影響，讀懂PDK，挖掘工藝潛力。第3章集成電路基本工藝983.5淀積與刻蝕器件的制造需要各種材料的淀積。這些材料包括多晶硅、隔離互連層的絕緣材料以及作為互連的金屬層。刻蝕的作用: 制作不同的器件結(jié)構(gòu)，如線條、接觸孔、臺式晶體管、凸紋、柵等。被刻蝕的材料: 半導(dǎo)體，絕緣體，金屬等?？涛g的兩種方法：

濕法和干法99濕法刻蝕首先要用適當(dāng)(包含有可以分解表面薄層的反應(yīng)物)的溶液浸潤刻蝕面，然后清除被分解的材料.。如SiO2在室溫下可被HF酸刻蝕。濕法刻蝕在VLSI制造中的問題:接觸孔的面積變得越來越小,抗蝕材料層中的小窗口會由于毛細(xì)作用而使得接觸孔不能被有效的浸潤。是被分解的材料不能被有效的從反應(yīng)區(qū)的小窗口內(nèi)清除出來。100干法刻蝕

—分為：等離子體刻蝕,反應(yīng)離子刻蝕RIE等RIE發(fā)生在反應(yīng)爐中，基片(晶圓)被放在一個已被用氮氣清洗過的托盤上，然后，托盤被送進(jìn)刻蝕室中，在那里托盤被接在下方的電極上?？涛g氣體通過左方的噴口進(jìn)入刻蝕室。RIE的基板是帶負(fù)電的。正離子受帶負(fù)電的基板吸引，最終以近乎垂直的方向射入晶體，從而使刻蝕具有良好的方向性。圖3.12反應(yīng)離子刻蝕RIE1013.1外延生長3.2掩模制作3.3光刻原理與流程

3.4氧化3.5淀積與刻蝕3.6摻雜原理與工藝關(guān)心每一步工藝對器件性能的影響，讀懂PDK，挖掘工藝潛力。第3章集成電路基本工藝1023.6摻雜原理與工藝摻雜的目的是形成特定導(dǎo)電能力的材料區(qū)域,包括N型或P型半導(dǎo)體層和絕緣層，是制作各種半導(dǎo)體器件和IC的基本工藝。經(jīng)過摻雜，原材料的部分原子被雜質(zhì)原子代替。材料的導(dǎo)電類型決定于雜質(zhì)的化合價。摻雜可與外延生長同時進(jìn)行，也可在其后。例如，雙極性硅IC的摻雜過程主要在外延之后，而大多數(shù)GaAs及InP器件和IC的摻雜與外延同時進(jìn)行。1031.熱擴散摻雜熱擴散是最早也是最簡單的摻雜工藝，主要用于Si工藝。施主雜質(zhì)（五價元素)用P和As，受主雜質(zhì)（三價元素)可用B。要減少少數(shù)載流子的壽命，也可摻雜少量的Au。Si02隔離層常被用作熱擴散摻雜的掩膜。擴散過程中，溫度與時間是兩個關(guān)鍵參數(shù)。

在生產(chǎn)雙極型硅IC時，至少要2次摻雜，一次是形成基區(qū)，另一次形成發(fā)射區(qū)。在基片垂直方向上的摻雜濃度變化對于器件性能有重要意義。1042.離子注入法離子注入技術(shù)是20世紀(jì)50年代開始研究，70年代進(jìn)入工業(yè)應(yīng)用階段的。隨著VLSI超精細(xì)加工技術(shù)的進(jìn)展，現(xiàn)已成為各種半導(dǎo)體摻雜和注入隔離的主流技術(shù)。105離子注入機包含離子源，分離單元，加速器，偏向系統(tǒng)，注入室等。離子注入機圖3.14106注入法的優(yōu)缺點優(yōu)點：摻雜的過程可通過調(diào)整雜質(zhì)劑量及能量來精確的控制，雜質(zhì)分布的均勻?？蛇M(jìn)行小劑量的摻雜?？蛇M(jìn)行極小深度的摻雜。較低的工藝溫度，故光刻膠可用作掩模?？晒诫s的離子種類較多，離子注入法也可用于制作隔離島。在這種工藝中，器件表面的導(dǎo)電層被注入的離子（如Ｏ+）破壞，形成了絕緣區(qū)。缺點：費用高昂。在大劑量注入時半導(dǎo)體晶格會被嚴(yán)重破壞并很難恢復(fù)。107第四章 集成電路器件工藝4.1 雙極型集成電路的基本制造工藝4.2 MESFET和HEMT工藝4.3MOS工藝和相關(guān)的VLSI工藝4.4BiCMOS工藝108

集成電路的類型包括以雙極型硅為基礎(chǔ)的ECL技術(shù)、PMOS技術(shù)、NMOS技術(shù)、CMOS技術(shù)，雙極型硅或硅鍺異質(zhì)結(jié)晶體管加CMOS的BiCMOS技術(shù)和GaAs技術(shù)。

目前占統(tǒng)治地位的是CMOS工藝，單純采用雙極型硅的ECL工藝僅在一定的場合得到應(yīng)用，以鍺硅異質(zhì)結(jié)晶體管（HBT）為元件的ECL電路和BiCMOS電路，近年來在高頻、高速和大規(guī)模集成方面都展現(xiàn)出優(yōu)勢。109圖4.1幾種IC工藝速度功耗區(qū)位圖速度與功耗GaAs潛在速度最高，而CMOS可以做到功耗最小1104.1 雙極型集成電路的基本制造工藝4.2 MESFET和HEMT工藝4.3MOS工藝和相關(guān)的VLSI工藝4.4BiCMOS工藝1114.1.1 雙極型硅工藝早期的雙極型硅工藝：NPN三極管圖4.2123

缺點：①

較大的基區(qū)體電阻；②

較大的集電極串聯(lián)電阻；③

較大的集電極寄生電容。112先進(jìn)的雙極型硅工藝：NPN三極管圖4.2

減小晶體管水平與垂直尺寸來提高性能。雙極型晶體管的最高速度取決于通過基區(qū)到集電極耗盡層的少數(shù)載流子的傳輸速度、主要器件電容及向寄生電容充放電的電流大小。113

GaAs基同質(zhì)結(jié)雙極型晶體管并不具有令人滿意的性能，而異質(zhì)結(jié)雙極型晶體管是指發(fā)射區(qū)、基區(qū)和集電區(qū)由禁帶寬度不同的材料制成的晶體管。

在滿足一定的放大系數(shù)的前提下，基區(qū)可以重?fù)诫s，并且可以做得較薄，這樣就減小了載流子的基區(qū)渡越時間，從而提高器件的截止頻率fT，這正是異質(zhì)結(jié)在超高速、超高頻器件中的優(yōu)勢所在。4.1.2HBT工藝114AlGaAs/GaAs基異質(zhì)結(jié)雙極型晶體管圖4.3GaAsHBT的剖面圖○○○

首先重?fù)诫s的N＋

GaAs層作為掩埋集電極，其上部生成輕摻雜的N

層作為內(nèi)集電區(qū)，從而減小基極與集電極的電容，提高擊穿電壓；

再向上，一層非常薄的P摻雜GaAs被用做基區(qū)；

最后，生成N摻雜AlGaAs層作為HBT的發(fā)射區(qū)。115InP

基HBT

采用InP/InGaAs異質(zhì)結(jié)制作，電子遷移率更高，開啟電壓更低，因此速度更高，功耗更低，性能優(yōu)于GaAsHBT，特別適合用于實現(xiàn)光纖通信超高速IC。Si/SiGe的HBT

SiGeHBT比硅雙極性結(jié)型晶體管具有更高的速度，但其生產(chǎn)成本基本保持不變。重要的是，SiGeHBT可以與先進(jìn)CMOS工藝相結(jié)合，形成SiGe

BiCMOS。116第四章 集成電路器件工藝4.1 雙極型集成電路的基本制造工藝4.2 MESFET和HEMT工藝4.3MOS工藝和相關(guān)的VLSI工藝4.4BiCMOS工藝1174.2 MESFET和HEMT工藝隨著III/V化合物特別是GaAs工藝的發(fā)展，以MESFET和HEMT為基本元件的集成電路技術(shù)也得到了很大發(fā)展。MESFET直接在外延襯底上形成，而HEMT有復(fù)雜得多的層狀結(jié)構(gòu)。盡管如此，它們可以通過一個相似的等效電路建立模型，并具有相似的性能。對于電路設(shè)計者而言，它們都屬于FET晶體管類型。1184.2 MESFET和HEMT工藝GaAs工藝：MESFET圖4.5GaAsMESFET的基本器件結(jié)構(gòu)歐姆歐姆肖特基金鍺合金119MESFET增強型和耗盡型減小柵長提高導(dǎo)電能力120GaAs工藝：HEMT圖4.6簡單HEMT的層結(jié)構(gòu)

柵長的減小大量的可高速遷移的電子121GaAs工藝：HEMT工藝的三明治結(jié)構(gòu)圖4.7DPD-QW-HEMT的層結(jié)構(gòu)122圖4.8PHEMT的小信號等效電路模型123不同材料系統(tǒng)的研究GaAsInPSiGe124與Si三極管相比，MESFET和HEMT的缺點為:跨導(dǎo)相對低；閾值電壓較敏感于有源層的垂直尺寸形狀和摻雜程度；驅(qū)動電流??；

閾值電壓變化大：由于跨導(dǎo)大，在整個晶圓上，BJT的閾值電壓變化只有幾毫伏，而MESFET，HEMT由于跨導(dǎo)小，要高十倍多。表4.3幾種工藝的性能比較

125126第四章 集成電路器件工藝4.1 雙極型集成電路的基本制造工藝4.2 MESFET和HEMT工藝4.3MOS工藝和相關(guān)的VLSI工藝4.4BiCMOS工藝127圖4.9MOS工藝的分類

128認(rèn)識MOSFET線寬(Linewidth),特征尺寸(FeatureSize)指什么？129MOS工藝的特征尺寸

(FeatureSize)特征尺寸:最小線寬

最小柵長

圖4.101304.3.1PMOS工藝

早期的鋁柵工藝1970年前，標(biāo)準(zhǔn)的MOS工藝是鋁柵P溝道。圖4.11

速度低，集成度低，只能制作寄存器等中規(guī)模集成電路。131Al柵MOS工藝缺點制造源、漏極與制造柵極采用兩次掩膜步驟不容易對齊。這好比彩色印刷中，各種顏色套印一樣，不容易對齊。若對不齊，彩色圖象就很難看。在MOS工藝中，不對齊的問題，不是圖案難看的問題，也不僅僅是所構(gòu)造的晶體管尺寸有誤差、參數(shù)有誤差的問題，而是可能引起溝道中斷，無法形成溝道，無法做好晶體管的問題。132Al柵MOS工藝的柵極位錯問題圖4.12133鋁柵重疊設(shè)計柵極做得長，同S、D重疊一部分圖4.13缺點：CGS、CGD都增大了。加長了柵極，增大了管子尺寸，集成度降低。134克服Al柵MOS工藝缺點的根本方法將兩次MASK步驟合為一次。讓D，S和G三個區(qū)域一次成形。這種方法被稱為自對準(zhǔn)技術(shù)。135自對準(zhǔn)技術(shù)與標(biāo)準(zhǔn)硅工藝1970年，出現(xiàn)了硅柵工藝(采用了自對準(zhǔn)技術(shù)）。多晶硅Polysilicon，原是絕緣體，經(jīng)過重擴散，增加了載流子，可以變?yōu)閷?dǎo)體，用作電極和電極引線。136標(biāo)準(zhǔn)硅柵PMOS工藝圖4.14在硅柵工藝中，S、D、G是一次掩膜步驟形成的。先利用光阻膠保護(hù)，刻出柵極，再以多晶硅為掩膜，刻出S，D區(qū)域。那時的多晶硅還是絕緣體，或非良導(dǎo)體。經(jīng)過擴散，雜質(zhì)不僅進(jìn)入硅中，形成了S和D，還進(jìn)入多晶硅，使它成為導(dǎo)電的柵極和柵極引線。137硅柵工藝的優(yōu)點l 自對準(zhǔn)的，它無需重疊設(shè)計，減小了電容，提高了速度。l 無需重疊設(shè)計，減小了柵極尺寸，漏、源極尺寸也可以減小，即減小了晶體管尺寸，提高了速度，增加了集成度和電路的可靠性。138FET（FieldEffectTransisitor）按襯底材料區(qū)分有Si,GaAs,InP按場形成結(jié)構(gòu)區(qū)分有 J/MOS/MES按載流子類型區(qū)分有 P/N按溝道形成方式區(qū)分有 E/D4.3.2 NMOS工藝139E-NMOS的結(jié)構(gòu)示意圖

圖4.16E-NMOS的結(jié)構(gòu)示意圖140D-NMOS的結(jié)構(gòu)示意圖

圖4.16D-NMOS的結(jié)構(gòu)示意圖141E-PMOS的結(jié)構(gòu)示意圖

圖4.16E-PMOS的結(jié)構(gòu)示意圖142工作原理：在柵極電壓作用下，漏區(qū)和源區(qū)之間形成導(dǎo)電溝道。這樣，在漏極電壓作用下，源區(qū)電子沿導(dǎo)電溝道行進(jìn)到漏區(qū)，產(chǎn)生自漏極流向源極的電流。改變柵極電壓，控制導(dǎo)電溝道的導(dǎo)電能力，使漏極電流發(fā)生變化。E-NMOS工作原理圖143E-NMOS

工作原理圖Vgs>Vt，Vds=0VVgs>Vt，Vds<Vgs-VtVgs>Vt，Vds>Vgs-Vt圖4.17不同電壓情況下E-NMOS的溝道變化144NMOS

工藝流程圖4.18NMOS工藝的基本流程

145圖4.19NMOS反相器電路圖和芯片剖面示意圖SDDS1464.3.3CMOS工藝進(jìn)入80年代以來，CMOSIC以其近乎零的靜態(tài)功耗顯示出優(yōu)于NMOS的特點，而更適于制造VLSI電路。加上工藝技術(shù)的發(fā)展，使得CMOS技術(shù)成為當(dāng)前VLSI電路中應(yīng)用最廣泛的技術(shù)。CMOS工藝的標(biāo)記特性阱/金屬層數(shù)/特征尺寸1471

Poly-,P阱CMOS工藝流程148圖4.20P阱CMOS剖面示意圖149圖4.21N阱CMOS剖面示意圖150圖4.22雙阱CMOS工藝

（1）

（2）

（3）

（4）

P阱注入N阱注入襯底準(zhǔn)備光刻P阱去光刻膠,生長SiO2151

（5）

（6）

（7）

（8）

生長Si3N4有源區(qū)場區(qū)注入形成厚氧多晶硅淀積152

（9）

（10）

（11）

（l2）

N+注入P+注入表面生長SiO2薄膜接觸孔光刻153

（13）

淀積鋁形成鋁連線154第四章 集成電路器件工藝4.1 雙極型集成電路的基本制造工藝4.2 MESFET和HEMT工藝4.3MOS工藝和相關(guān)的VLSI工藝4.4BiCMOS工藝155CMOS的主要優(yōu)點是集成密度高而功耗低，工作頻率隨著工藝技術(shù)的改進(jìn)已接近TTL電路，但驅(qū)動能力尚不如雙極型器件，所以近來又出現(xiàn)了在IC內(nèi)部邏輯部分采用CMOS技術(shù)，而I/O緩沖及驅(qū)動部分使用雙極型技術(shù)的一種稱為BiCMOS的工藝技術(shù)。4.4BiCMOS工藝156BiCMOS工藝技術(shù)大致可以分為兩類：分別是以CMOS工藝為基礎(chǔ)的BiCMOS工藝和以雙極工藝為基礎(chǔ)的BiCMOS工藝。一般來說，以CMOS工藝為基礎(chǔ)的BiCMOS工藝對保證CMOS器件的性能比較有利，同樣以雙極工藝為基礎(chǔ)的BiCMOS工藝對提高保證雙極器件的性能有利。

影響B(tài)iCMOS器件性能的主要部分是雙極部分，因此以雙極工藝為基礎(chǔ)的BiCMOS工藝用的較多。

157BiCMOS工藝下NPN

晶體管的俯視圖

和剖面圖1581.以P阱CMOS工藝為基礎(chǔ)的

BiCMOS工藝

圖4.21P阱CMOS-NPN結(jié)構(gòu)剖面圖

缺點:電流增益??；集電極串聯(lián)電阻大；NPN管只能接固定電位1592.以N阱CMOS工藝為基礎(chǔ)的

BiCMOS工藝

圖4.22N阱CMOS-NPN體硅襯底結(jié)構(gòu)剖面圖

優(yōu)缺點:基區(qū)厚度變薄,NPN管自由連接，但是集電極串聯(lián)電阻還是很大160圖4.23N阱CMOS-NPN外延襯底結(jié)構(gòu)剖面圖

改進(jìn)：N阱下設(shè)置N+隱埋層,并P型外延襯底,目的：減小集電極串聯(lián)電阻，提高抗閂鎖性能改進(jìn)1613.以雙極性工藝為基礎(chǔ)的BiCMOS工藝

162圖4.26P阱BiCMOS橫向縱向外延埋層高壓大電流163圖4.27以雙極工藝為基礎(chǔ)的雙埋層雙阱Bi-CMOS工藝的器件結(jié)構(gòu)剖面圖

掩埋層掩埋層改進(jìn):可提高CMOS器件的性能164第五章MOS場效應(yīng)管的特性5.1MOS場效應(yīng)管5.2MOS管的閾值電壓5.3體效應(yīng) 5.4

MOSFET的溫度特性

5.5MOSFET的噪聲5.6MOSFET尺寸按比例縮小5.7MOS器件的二階效應(yīng)

1655.1MOS場效應(yīng)管

5.1.1MOS管伏安特性的推導(dǎo)兩個PN結(jié)：1）N型漏極與P型襯底；2）N型源極與P型襯底。同雙極型晶體管中的PN結(jié)一樣，在結(jié)周圍由于載流子的擴散、漂移達(dá)到動態(tài)平衡，而產(chǎn)生了耗盡層。一個電容器結(jié)構(gòu)：柵極與柵極下面的區(qū)域形成一個電容器，是MOS管的核心。圖5.1166MOSFET的三個基本幾何參數(shù)柵長: L柵寬: W氧化層厚度: tox167MOSFET的三個基本幾何參數(shù)Lmin、Wmin和tox

由工藝確定Lmin：MOS工藝的特征尺寸(featuresize)

決定MOSFET的速度和功耗等眾多特性L和W由設(shè)計者選定通常選取L=

Lmin，由此，設(shè)計者只需選取WW影響MOSFET的速度，決定電路驅(qū)動能力和功耗168MOSFET的伏安特性:電容結(jié)構(gòu)當(dāng)柵極不加電壓或加負(fù)電壓時，柵極下面的區(qū)域保持P型導(dǎo)電類型，漏和源之間等效于一對背靠背的二極管，當(dāng)漏源電極之間加上電壓時，除了PN結(jié)的漏電流之外，不會有更多電流形成。當(dāng)柵極上的正電壓不斷升高時，P型區(qū)內(nèi)的空穴被不斷地排斥到襯底方向。當(dāng)柵極上的電壓超過閾值電壓VT，在柵極下的P型區(qū)域內(nèi)就形成電子分布，建立起反型層，即N型層，把同為N型的源、漏擴散區(qū)連成一體，形成從漏極到源極的導(dǎo)電溝道。這時，柵極電壓所感應(yīng)的電荷Q為，

Q=CVge式中Vge是柵極有效控制電壓。169非飽和時，在漏源電壓Vds作用下，這些電荷Q將在

時間內(nèi)通過溝道，因此有MOS的伏安特性

電荷在溝道中的渡越時間

為載流子速度，Eds=Vds/L為漏到源方向電場強度，Vds為漏到源電壓。為載流子遷移率：μn

=650cm2/(V.s)

電子遷移率(nMOS)μp

=240cm2/(V.s)

空穴遷移率(pMOS)170MOSFET的伏安特性—方程推導(dǎo)非飽和情況下，通過MOS管漏源間的電流Ids為：=

'.

0

柵極-溝道間氧化層介電常數(shù),

'=4.5,

0=0.88541851.10-11

C.V-1.m-1Vge是柵級對襯底的有效控制電壓其值為柵級到襯底表面的電壓減VT171當(dāng)Vgs-VT=Vds時，滿足:Ids達(dá)到最大值Idsmax，其值為Vgs-VT=Vds，意味著近漏端的柵極有效控制電壓Vge=Vgs-VT-Vds=Vgs-Vds-VT=

Vgd-VT=0感應(yīng)電荷為0，溝道夾斷，電流不會再增大，因而，這個Idsmax就是飽和電流。MOS的伏安特性—漏極飽和電流172MOSFET特性曲線在非飽和區(qū) ,是線性工作區(qū)在飽和區(qū)(Ids

與Vds無關(guān))，所以MOSFET是平方律器件!173第五章MOS場效應(yīng)管的特性5.1MOS場效應(yīng)管5.2MOSFET的閾值電壓5.3體效應(yīng) 5.4

MOSFET的溫度特性

5.5MOSFET的噪聲5.6MOSFET尺寸按比例縮小5.7MOS器件的二階效應(yīng)

1745.2MOSFET的閾值電壓VT閾值電壓是MOS器件的一個重要參數(shù)。按MOS溝道隨柵壓正向和負(fù)向增加而形成或消失的機理，存在著兩種類型的MOS器件：耗盡型(Depletion)：溝道在Vgs=0時已經(jīng)存在。當(dāng)Vgs“負(fù)”到一定程度時截止。一般情況，這類器件用作負(fù)載。增強型(Enhancement)：在正常情況下它是截止的，只有當(dāng)Vgs“正”到一定程度，才會導(dǎo)通，故用作開關(guān)。175VT的組成概念上講,VT就是將柵極下面的Si表面從P型Si變?yōu)镹型Si所必要的電壓。它由兩個分量組成,即:

VT=Us+VoxUs:Si表面電位;

Vox:SiO2層上的壓降。圖5.51761.

Us的計算將柵極下面的Si表面從P/N型Si變?yōu)镹/P型Si所必要的電壓Us與襯底濃度Na有關(guān)。在半導(dǎo)體理論中，P型半導(dǎo)體的費米能級是靠近滿帶的，而N型半導(dǎo)體的費米能級則是靠近導(dǎo)帶的。要想把P型變?yōu)镹型，外加電壓必須補償這兩個費米能級之差。所以有:圖5.41772.

Vox的計算Vox根據(jù)右圖從金屬到氧化物到Si襯底Xm處的電場分布曲線導(dǎo)出:178VT的理想計算公式在工藝環(huán)境確定后，MOS管的閾值電壓VT主要決定于：1.襯底的摻雜濃度Na。2.Cox179第五章MOS場效應(yīng)管的特性5.1MOS場效應(yīng)管5.2MOS管的閾值電壓5.3體效應(yīng)

5.4

MOSFET的溫度特性

5.5MOSFET的噪聲5.6MOSFET尺寸按比例縮小5.7MOS器件的二階效應(yīng)

1805.3MOSFET的體效應(yīng)前面VT的推導(dǎo)都假設(shè)源極和襯底都接地，認(rèn)為Vgs是加在柵極與襯底之間的。實際上，在許多場合，源極與襯底并不連接在一起。通常，襯底是接地的，但源極未必接地，源極不接地時對VT值的影響稱為體效應(yīng)(BodyEffect)。圖5.6181圖5.7某一CMOS工藝條件下，NMOS閾值

電壓隨源極-襯底電壓的變化曲線

閾值電壓的變化約為1.3V，如果不考慮該變化，設(shè)計就會出現(xiàn)嚴(yán)重問題。182圖5.6NMOS管M2和M3源極不接地的情況

由于襯底偏置效應(yīng)在多數(shù)數(shù)字電路中是不可避免的，電路設(shè)計者要根據(jù)需要采用合適的方法對閾值電壓的變化加以補償。183第五章MOS場效應(yīng)管的特性5.1MOS場效應(yīng)管5.2MOS管的閾值電壓5.3體效應(yīng) 5.4

MOSFET的溫度特性

5.5MOSFET的噪聲5.6MOSFET尺寸按比例縮小5.7MOS器件的二階效應(yīng)

1845.4MOSFET的溫度特性MOSFET的溫度特性主要來源于溝道中載流子的遷移率μ和閾值電壓VT隨溫度而變化。185載流子的遷移率隨溫度變化的基本特征是：

T

μ

由于所以，T

gm

186閾值電壓VT的絕對值同樣也是隨著溫度的升高而減小：T

VT

VT(T)

(2

4)mV/°C5.4MOSFET的溫度特性187影響

VT

的變化的兩個因素：

1.襯底的雜質(zhì)濃度Ni2.氧化層的厚度tox(Ni

,tox

)

VT(T)

188第五章MOS場效應(yīng)管的特性5.1MOS場效應(yīng)管5.2MOS管的閾值電壓5.3體效應(yīng) 5.4

MOSFET的溫度特性

5.5MOSFET的噪聲5.6MOSFET尺寸按比例縮小5.7MOS器件的二階效應(yīng)

1895.5MOSFET的噪聲MOSFET的噪聲來源主要有兩部分：熱噪聲(thermalnoise)

閃爍噪聲(flickernoise，1/f-noise)190MOSFET的噪聲熱噪聲是由溝道內(nèi)載流子的無規(guī)則熱運動造成的，通過溝道電阻生成了熱噪聲電壓veg(T，t)，其等效電壓值可近似表達(dá)為

Df為所研究的頻帶寬度,T是絕對溫度。設(shè)MOSFET工作在飽和區(qū),gm可寫為所以，結(jié)論：增加MOS的柵寬和偏置電流，可減小器件的熱噪聲。191閃爍噪聲(flickernoise，1/f-noise)的形成機理：溝道處SiO2與Si界面上電子的充放電而引起。閃爍噪聲的等效電壓值可表達(dá)為K2是一個系數(shù)，典型值為3

1024V2F/Hz。因為

1，所以閃爍噪聲被稱之為1/f噪聲。電路設(shè)計時，增加?xùn)砰LW，可降低閃爍噪聲。MOSFET的噪聲192兩點重要說明：1.有源器件的噪聲特性對于小信號放大器和振蕩器等模擬電路的設(shè)計是至關(guān)重要的；2.所有FET(MOSFET,MESFET等)的1/f噪聲都高出相應(yīng)的BJT的1/f噪聲約10倍。這一特征在考慮振蕩器電路方案時必須要給予重視。MOSFET的噪聲(續(xù))193第五章MOS場效應(yīng)管的特性5.1MOS場效應(yīng)管5.2MOS管的閾值電壓5.3體效應(yīng) 5.4

MOSFET的溫度特性

5.5MOSFET的噪聲5.6MOSFET尺寸按比例縮小5.7MOS器件的二階效應(yīng)

194MOSFET尺寸縮小對器件性能的影響MOSFET特性：非飽和區(qū)

飽和區(qū)195結(jié)論1：L

Ids

tox

Ids

L

+tox

Ids

減小L和tox引起MOSFET的電流控制能力提高結(jié)論2：W

Ids

P

減小W引起MOSFET的電流控制能力和輸出功率減小結(jié)論3：(

L

+tox

+W

)

Ids=C

AMOS

同時減小L，tox和W，可保持Ids不變，但導(dǎo)致器件占用面積減小，電路集成度提高。總結(jié)論：縮小MOSFET尺寸是VLSI發(fā)展的總趨勢！MOSFET尺寸縮小對器件性能的影響196減小L引起的問題：L

Vds=C

(Ech

，Vdsmax

)即在Vds

Vdsmax=VDD不變的情況下，減小L將導(dǎo)致?lián)舸╇妷航档汀＝鉀Q方案：減小L的同時降低電源電壓VDD。降低電源電壓的關(guān)鍵：降低開啟電壓VT

MOSFET尺寸縮小對器件性能的影響圖5.8197柵長、閾值電壓、與電源電壓L(m) 10 2 0.5 0.35 0.18VT(V)7-9 4 1 0.6 0.4VDD(V) 20 12 5 3.3 1.8198MOSFET的跨導(dǎo)gm和輸出電導(dǎo)gds根據(jù)MOSFET的跨導(dǎo)gm的定義為：MOSFETI-V特性求得：MOSFET的優(yōu)值:L

0

199MOSFET的動態(tài)特性，亦即速度，取決于RC網(wǎng)絡(luò)的充放電的快慢，進(jìn)而取決于電流源Ids的驅(qū)動能力，跨導(dǎo)的大小RC時間常數(shù)的大小充放電的電壓范圍，即電源電壓的高低。MOSFET的動態(tài)特性和尺寸縮小的影響200MOSFET的速度可以用單級非門(反相器)的時延

D來表征。Scaling-down(L

,W

,tox

,VDD

)對MOSFET速度的影響：(L

，W

，tox

)

Ids

R基本不變,但是

VDD

結(jié)論：器件尺寸連同VDD同步縮小，器件的速度提高。MOSFET的動態(tài)特性和尺寸縮小的影響}201MOSFET尺寸按比例縮小的三種方案1)

恒電場(constantelectricalfield)2)

恒電壓(constantvoltage)3)

準(zhǔn)恒電壓(Quasi-constantvoltage)202Scaling-down的三種方案采用恒電場縮減方案,縮減因子為

(>1)時,電路指標(biāo)變化。203Scaling-down的