基于+FPGA+的交通燈控制系統(tǒng)設(shè)計(jì)

統(tǒng)的主控制芯片，并提供了基于FPGA+SDRAM+第1章緒論道過河的人相比，有效利用現(xiàn)有道路、設(shè)計(jì)和改地減少十字路口的堵塞。它提供了安全駕駛的保證，并使中大城市的道路不斷開放。占據(jù)市場(chǎng)。與FPGA(可編程通風(fēng)矩陣)相比，它是一個(gè)特殊集成電路中的半非常規(guī)電證的FPGA設(shè)備中，設(shè)計(jì)過程不需要費(fèi)力的布局和連接。時(shí)間序列分析和面具分析的的快門電路的數(shù)量。由于EDA技術(shù)和可編程邏輯技術(shù)的快速發(fā)展，F(xiàn)PGA的生產(chǎn)率更高，可以達(dá)到更高的邏輯密度和其他特性，如嵌入式CPU、高速串行端口等。控制系統(tǒng)作為輔助疏散道路交通。1868年，世界第一臺(tái)煤氣燈誕生，它是由英國工敦街口用來控制車輛的通行，但由于一場(chǎng)爆我國實(shí)行改革開放制度，開始在國外引進(jìn)交通燈來指揮交通。80年代的時(shí)候，我國的交通信號(hào)燈能夠完成自行控制，1985年，由于多相位國家自60年代開始研究智能交通系統(tǒng)，此后，其他國家也發(fā)現(xiàn)了智能闊前景，爭(zhēng)相進(jìn)行探究。歐洲在80年代中期大力投資，聯(lián)合執(zhí)行道路基礎(chǔ)設(shè)施計(jì)劃 (DRIVE),改善道路交通，發(fā)展交通運(yùn)輸業(yè)。在1995年美國交通部發(fā)布規(guī)定了智能交通系統(tǒng)的服務(wù)功能及以后幾年的開發(fā)計(jì)劃，成果顯著。日本在80年代進(jìn)行了通信的主控制芯片，并提供了基于FPGA+SDRAM+信號(hào)燈控制的第2章相關(guān)理論概述pCM藍(lán)B求你了，即：可編程輸入/輸出單元，基本可編程邏輯單元，全面治理手表，內(nèi)置柱塞最重要的是可編程的輸入/輸出單元、基本可編程邏輯單元和廣泛的電線資源。第3章控制系統(tǒng)總體方案設(shè)計(jì)圖3-1中表示。模塊模塊模塊圖3-1控制系統(tǒng)整體結(jié)構(gòu)圖定時(shí)間內(nèi)車輛的總量，信號(hào)燈控制模塊負(fù)責(zé)控制十字路口的信號(hào)燈顯示狀態(tài)。通過3.3常見車流量檢測(cè)算法1950年，吉布森提出了光學(xué)通量的概念。光通量描述了在空間中發(fā)現(xiàn)3.3.2背景差分法3.3.3幀間差分法3.3.4邊緣檢測(cè)法第4章硬件系統(tǒng)電路設(shè)計(jì)4.1.1時(shí)鐘電路CNC圖4-1晶振時(shí)鐘電路該電路的輸出頻率為50兆赫，也是系統(tǒng)中FPGA芯片的時(shí)鐘頻率。石英振蕩器4.1.2配置下載電路下，數(shù)據(jù)與DCLK輸出同步，然后通過數(shù)據(jù)輸出傳輸給FPGA設(shè)備。硬件示意圖顯示在圖4-2中。NcsyCcASDO4683572北降刻模式存CAS自制新邏湖電網(wǎng)曲狀機(jī)內(nèi)都數(shù)材民到以出故大計(jì)數(shù)端核出教據(jù)控制植狀乒乓球緩沖電路由兩個(gè)HY57V641620芯片組成，其中一個(gè)在圖4-4中顯示。HY57V641620連接到FPGA通過FPGA開發(fā)的SDRAM控制模塊的輸出。其中一個(gè)E35DM-控制器DQM如圖4-5所示。當(dāng)向北-南方向的車輛開始向北-南行駛(此時(shí)，車輛從東向西行駛是被禁止的),在綠打(對(duì)打(對(duì)pYRp20二ptBp0圖4-6信號(hào)燈燈硬件電路圖第5章基于VERILOG的FPGA模塊化程序設(shè)計(jì)5.1Verilog語言簡(jiǎn)介在這篇文章中，F(xiàn)PGA被選為硬件系統(tǒng)的主控制芯片，需要使用Verilog語言編寫程序和測(cè)試文件。Verilog是GDA開發(fā)的一種設(shè)備描述語言。Verilog的強(qiáng)大功能使Verilog成為數(shù)字電路設(shè)計(jì)的工業(yè)標(biāo)準(zhǔn)。Verilog硬件語言使用文本代碼來描述數(shù)字電路的結(jié)構(gòu)和邏輯功能，它具有很強(qiáng)的讀寫能力，大大縮短了開發(fā)周期。Verilog語言有以下功能和優(yōu)勢(shì)：(1)基本邏輯和模型被用來描述數(shù)字電路的結(jié)構(gòu)和邏輯功能，例如和或。(2)支持用戶原始，用戶可以根據(jù)需要?jiǎng)?chuàng)建原始庫來調(diào)用。(3)支持轉(zhuǎn)換水平、寄存器水平和算法水平。三層設(shè)計(jì)：切換級(jí)別指模塊實(shí)例操作符用于開發(fā)數(shù)字電路；寄存器級(jí)別指連續(xù)分配操作符用于開發(fā)數(shù)字電路；算法級(jí)別適用于使用程序指令來設(shè)計(jì)數(shù)字電路，但也支持混合三級(jí)設(shè)計(jì)。(4)支持使用標(biāo)準(zhǔn)操作員和循環(huán)操作員的高級(jí)語言，以及內(nèi)置邏輯功能。(5)計(jì)算電路可以是大的，也可以是小的，沒有任何限制。(6)測(cè)試文件可以直接用Verilog語言編寫，以模擬開發(fā)模塊。5.2頂層模塊整個(gè)系統(tǒng)的模塊化結(jié)構(gòu)包括一個(gè)上層模塊和五個(gè)子模塊。上層模塊扮演信號(hào)燈連接的角色，每個(gè)子模塊都是獨(dú)立和相互連接的。獨(dú)立是每個(gè)模塊都可以獨(dú)立執(zhí)行模塊的功能，連接是每個(gè)模塊之間的信號(hào)燈流方向是相互關(guān)聯(lián)的。上面的模塊主要與外部回放信號(hào)燈輸入、系統(tǒng)同步信號(hào)燈輸入、車輛圖像輸入和相應(yīng)的輸出控制信號(hào)燈有關(guān)。一旦下模塊被編程，上模塊必須創(chuàng)建每個(gè)模塊的副本。本文使用Verilog語言創(chuàng)建每個(gè)子模塊的副本，使整個(gè)系統(tǒng)運(yùn)行有序。最后，模塊顯示在圖5-1中。圖5-1頂層模塊示意圖頻率可以直接由石英發(fā)生器產(chǎn)生的50兆赫頻率提供。塊程序中，當(dāng)合成器合成時(shí)，物理滯后問題就會(huì)出現(xiàn)。20兆赫的時(shí)鐘頻率用于復(fù)雜的信息處理模塊。本文要求的20兆赫時(shí)鐘頻率調(diào)用FPGA芯片模塊。設(shè)置輸入頻率50MHz,就像圖5-2所示。圖5-2設(shè)置輸入時(shí)鐘設(shè)置輸出時(shí)鐘c0為20MHZ,如圖5-3所示。Cbckmutpktionfactor2s25圖5-3設(shè)置輸出時(shí)鐘參數(shù)設(shè)置好之后就得到需要的時(shí)鐘20MHz,示意圖如圖5-4所示。jinclk0圖5-4時(shí)鐘模塊示意圖5.4SDRAM乒乓緩沖模塊錳人歐據(jù)四RAM_2寫空讀空制圖5-5乒乓緩沖功能圖制器的一個(gè)狀態(tài)，而接收到的圖像被保存在hyData_in[5.0圖5-6乒乓緩沖結(jié)構(gòu)模塊示意圖換脈沖圖5-7車流量檢測(cè)算法實(shí)現(xiàn)框圖由于檢測(cè)流量模塊選擇的檢測(cè)線路的像素?cái)?shù)等于37,當(dāng)流量檢測(cè)模塊接收到轉(zhuǎn)換圖像脈沖的增加時(shí)，計(jì)數(shù)器模塊就開始工作并開始倒計(jì)時(shí)。當(dāng)計(jì)數(shù)器模塊數(shù)到37圖5-8車流量檢測(cè)模塊示意圖交通統(tǒng)計(jì)數(shù)據(jù)模塊的主要功能是計(jì)算和處理交通探測(cè)模塊發(fā)出的車輛的脈沖信車流量車流量檢測(cè)標(biāo)志0-65536計(jì)數(shù)器Ims計(jì)數(shù)器檢測(cè)標(biāo)志產(chǎn)生當(dāng)前周期綠燈控制信號(hào)車流量計(jì)數(shù)器車輛檢測(cè)脈沖計(jì)數(shù)器值圖5-9車流量統(tǒng)計(jì)算法實(shí)現(xiàn)框圖當(dāng)流量統(tǒng)計(jì)模塊接收到檢測(cè)流量模塊的有效脈沖時(shí)，模塊就會(huì)計(jì)算出檢測(cè)脈沖。的信號(hào)燈。模塊函數(shù)實(shí)現(xiàn)的原理圖5-10顯示。圖5-10車流量統(tǒng)計(jì)模塊示意圖信號(hào)燈控制模塊的目標(biāo)是根據(jù)交通統(tǒng)計(jì)單元提供的抽樣脈沖在指定的時(shí)間范圍數(shù)字交叉。信號(hào)燈開始時(shí)，東-西和北-南方向?yàn)?0秒，轉(zhuǎn)向時(shí)間為5秒，黃燈閃爍獲得的時(shí)間決定的。模塊的流程圖5-11顯示。綠燈時(shí)常綠燈時(shí)常綠燈控制信號(hào)控制器5ms計(jì)數(shù)器車流量數(shù)據(jù)選擇器車流量采樣脈沖時(shí)長(zhǎng)設(shè)定值1ms脈沖圖5-11信號(hào)燈燈控制實(shí)現(xiàn)框圖