期末考試試卷A卷(EDA技術(shù)6通信本)

題號(hào)—二三四五六七八九+總分

得分

題號(hào)題號(hào)—

汨2\坦A

石家莊學(xué)院2008-2009學(xué)年第二學(xué)期

《EDA技術(shù)》期末考試試卷

系電氣信息工程專業(yè)通信工程班級(jí)06級(jí)班姓名學(xué)號(hào)

一、填空題（本大題共10個(gè)小題，每題2分，共20分

1.傳統(tǒng)的電子設(shè)計(jì)方法通常是EDA技術(shù)采用的設(shè)計(jì)方法是

2.VHDL源程序的擴(kuò)展名為仿真文件的擴(kuò)展名為配置文

件

的擴(kuò)展名為,PC機(jī)對(duì)FPGA的直接配置方式是方式。

3.目前常用的可編程邏輯器件以CPLD和FPGA為主，其中是基于查

找

表結(jié)構(gòu)的可編程邏輯器件C

4.一個(gè)VHDL設(shè)計(jì)實(shí)體最基本的結(jié)構(gòu)包括和；VHDL程

序中

的注釋用表示。

5.VHDL程序中時(shí)鐘CLK的下降沿表示為

6.VHDL程序的元件例化語(yǔ)句中,元件端口名與實(shí)例連接端口名的關(guān)聯(lián)方式有

和兩種方式6

7.在VHDL語(yǔ)法規(guī)則中，變量是一個(gè)局部量，只能在和中使用;

變量(能/不能將信息帶出對(duì)它做出定義的當(dāng)前結(jié)構(gòu)，

8,進(jìn)程既可以通過(guò)_____J言號(hào)的變化來(lái)啟動(dòng),也可以由滿足條件的______語(yǔ)句

激活。

9.信號(hào)al的定義為SIGNALal:STD_LOGIC_VECTOR(4DOWNTO0,則執(zhí)

行語(yǔ)句al<=(1=>'1',3=>T,OTHERS。'?！?al的值為。

10.編程下載過(guò)程中引腳鎖定的目的是

二、選擇題(本大題共10小題，每題2分，共20分

1.現(xiàn)場(chǎng)可編程門陣列的英文簡(jiǎn)稱是O(

AFPGABPLACPALDPLD

2.在EDA工具中，能將硬件描述語(yǔ)言轉(zhuǎn)換為硬件電路的工具軟件稱為_(kāi)0

(A仿真器B綜合器C適配器D下載器

3.在VHDL中,PROCESS結(jié)構(gòu)內(nèi)部是由語(yǔ)句組成的°(

A并行B順序C順序和并行D任何

4.下面數(shù)據(jù)中屬于位矢量的是o(

A4.2B3C'l'D"11011”

5.下面哪一個(gè)可以用作VHDL中的合法的實(shí)體名o(

AORBVARIABLECSIGNALDOUT1

6.不完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)o(

A時(shí)序電路B雙向控制電路

C條件相或的邏輯電路D三態(tài)控制電路

7.下列關(guān)于CASE語(yǔ)句的說(shuō)法不正確的是。(

A條件句中的選擇值或標(biāo)識(shí)符所代表的值必須在表達(dá)式的取值范圍內(nèi)。

BCASE語(yǔ)句中必須要有WHENOTHERS=>NULL;語(yǔ)句。

CCASE語(yǔ)句中的選擇值只能出現(xiàn)一次,且不允許有相同的選擇值的條件語(yǔ)句

出現(xiàn)O

DCASE語(yǔ)句執(zhí)行必須選中，且只能選中所列條件語(yǔ)句中的一條。

8.VHDL語(yǔ)言支持四種常用庫(kù),哪種庫(kù)是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)？(A

IEEE庫(kù)BVITAL庫(kù)CSTD庫(kù)DWORK工作庫(kù)9.進(jìn)程中的信號(hào)賦值語(yǔ)句,其信號(hào)

更新是O(

A立即完成B在進(jìn)程的最言完成

C按順序完成D都不對(duì)

裝

訂

線

2.用SRAM實(shí)現(xiàn)查找表結(jié)構(gòu)的可編程組合邏輯電路。已知容量為16x4的

SRAM的外部接線如下圖所示確定SRAM各存儲(chǔ)單元中存儲(chǔ)的值以實(shí)現(xiàn)上題中

的組合邏輯Fl、F2、F3、F4。

F4F3F2F1

寫出SRAM中各存儲(chǔ)單元的內(nèi)容。

四、VHDL程序填空（本題共10分，每空1分

以下程序是一個(gè)0~9計(jì)數(shù)器的VHDL描述,試補(bǔ)充完整。

LIBRARYIEEE;

USE;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;CNT10IS

PORT(CLK,RST,EN:INSTD.LOGIC;

CQ;OUTSTD_L0GIC_VECT0R(3D0WNT00;

COUT:OUTSTD_LOGIC;

ENDCNT10;

behavOFCNT10ISBEGIN

PROCESS(CLK,RST,EN

CQI:STD_LOGIC_VECTOR(3DOWNTO0;BEGIN

IFRST=，1'THEN;

-計(jì)數(shù)器清零復(fù)位

ELSIFTHEN-檢測(cè)時(shí)鐘上升沿

IFEN=TTHEN

--檢測(cè)是否允許計(jì)數(shù)(同步使能

IFCQI<9THEN;-允許計(jì)數(shù),檢測(cè)計(jì)數(shù)值小于9則計(jì)數(shù)值

加1ELSE;-大于9,計(jì)數(shù)值清零

ENDIF;ENDIF;

ENDIF;

IFCQI=9THEN、計(jì)數(shù)大于9,輸出進(jìn)位信號(hào)

ELSECOUT<=O;ENDIF;

-將計(jì)數(shù)值向端口輸出

ENDPROCESS;ENDbehav;

五、分析題（本大題共3小題，每題8分，共24分

簿分評(píng)卷人

1.某工程中包含下述VHDL程序,分析并畫出各程序所實(shí)現(xiàn)電路

（元件的電路原理圖并畫出該工程實(shí)現(xiàn)的總電路的原理圖。工程的頂層設(shè)計(jì)文

件為zuhedianlu.vhd。ENTITYand_gateISPORT（m,n:

INBIT;

p:OUTBIT;ENDand_gale;

ARCHITECTUREbehaviorOFand_gateISBEGIN

PROCESS(m,n,pBEGIN

p<=mANDn;ENDPORCESS;ENDbehavior;

ENTITYor_gateISPORT(r,s:INBIT;q:OUTBIT;ENDor_gate;

ARCHITECTUREbehaviorOFor_gateISBEGIN

PROCESS(r,s,qBEGIN

q<=rORs;ENDPORCESS;

ENDbehavior;

ENTITYzuhedianluISPORT(a,b,c:INBIT;f:OUTBIT;ENDzuhedianlu;

ARCHITECTUREstructOFzuhedianluISSIGNAL11,t2:BIT;COMPONENT

and_gatePORT(m,n:INBIT;

p:OUTBIT;

ENDCOMPONENT;COMPONENTor_gatePORT(r,s:INBIT;q;OUTBIT;

ENDCOMPONENT;BEGIN

uO:and_gatePORTMAP(m=>a,n=>b,p=>tl;

ul:and_gatePORTMAP(m=>b,n=>c,p=>t2;u3:or-gatePORTMAP(ll,12,

f;ENDstruct;

該工程所實(shí)現(xiàn)電路的總電路圖為：

2.分析下面的程序并在右側(cè)畫出該程序的RTL電路。

LIBRARYieee;

USEieee.stdjogic-l164.all;ENTITYdff3IS

PORT(elk,dl:INSTD_LOGIC;

ql:OUTSTD_LOGIC;END;

ARCHITECTUREbhvOfdff3ISSIGNALa,b:STD.LOGIC;BEGIN

PROCESS(elkBEGIN

IFclk'eventANDelk二TTHENa<=dl;b<=a;ql<=b;ENDIF;

ENDPROCESS;END;

and_gate的電路圖及功能：

ojgate的電路圖及功能：

頂層實(shí)體的外部端口：

裝

訂

線

h|得分|電1