數(shù)字系統(tǒng)設(shè)計(jì) - 時(shí)序電路計(jì)數(shù)器分析及設(shè)計(jì)

時(shí)序電路計(jì)數(shù)器分析及設(shè)計(jì)

April6,20172時(shí)序邏輯電路時(shí)序電路通常包含組合電路和存儲(chǔ)電路兩部分.存儲(chǔ)電路的輸出狀態(tài)反饋到組合電路的輸入端，與輸入信號(hào)一起，共同決定組合邏輯電路的輸出.任一時(shí)刻的輸出信號(hào)不僅取決于當(dāng)時(shí)的輸入信號(hào)，還取決于電路原來的狀態(tài)（與以前的輸入有關(guān)）.組合邏輯電路存儲(chǔ)電路輸出方程Yi驅(qū)動(dòng)方程Zi狀態(tài)方程Qi輸入Xi時(shí)序電路的結(jié)構(gòu)框圖復(fù)習(xí)ZDMC–Lec.#103FSM:有限狀態(tài)機(jī)采用輸入信號(hào)和電路狀態(tài)的邏輯函數(shù)去描述時(shí)序電路邏輯功能的方法Mealy型輸出信號(hào)取決于存儲(chǔ)電路狀態(tài)和輸入變量Moore型輸出只是存儲(chǔ)電路現(xiàn)態(tài)的函數(shù)輸出與時(shí)鐘同步inputsMooreoutputsMealyoutputsnextstatecurrentstatecombinationallogiccombinationallogic復(fù)習(xí)ZDMC–Lec.#10BlockDiagramforCountersandStateMachinesZDMC–Lec.#105clearsetstheregistercontents

andoutputto0

s1ands0determinetheshiftfunction

s0 s1 function

0 0 holdstate

0 1 shiftright

1 0 shiftleft

1 1 loadnewinputleft_inleft_outright_outclearright_inoutputinputs0s1clockUniversalShiftRegisterHolds4valuesSerialorparallelinputsSerialorparalleloutputsPermitsshiftleftorrightShiftinnewvaluesfromleftorrightZDMC–Lec.#106Nthcells0ands1

controlmux0123DQCLKCLEARQ[N-1]

(left)Q[N+1]

(right)Input[N]toN-1th

celltoN+1th

cell

clear s0 s1 newvalue

1 – – 0

0 0 0 output

0 0 1 outputvalueofFFtoleft(shiftright)

0 1 0 outputvalueofFFtoright(shiftleft)

0 1 1 inputDesignofUniversalShiftRegisterConsideroneofthefourflip-flopsNewvalueatnextclockcycle:ZDMC–Lec.#107UniversalShiftRegisterVerilogmoduleuniv_shift(out,lo,ro,in,li,ri,s,clr,clk);output[3:0]out;outputlo,ro;input[3:0]in;input[1:0]s;inputli,ri,clr,clk;reg[3:0]out;assignlo=out[3];assignro=out[0];always@(posedgeclkorclr)beginif(clr)out<=0;elsecase(s)3:out<=in;2:out<={out[2:0],ri};1:out<={li,out[3:1]};0:out<=out;endcaseendendmoduleZDMC–Lec.#1084位雙向移位寄存器74LS194A的邏輯圖ZDMC–Lec.#109器件實(shí)例：74LS194A，左/右移，并行輸入，保持，異步置零等功能ZDMC–Lec.#1010R’DS1S0工作狀態(tài)0XX置零100保持101右移110左移111并行輸入

ZDMC–Lec.#10計(jì)數(shù)器用于計(jì)數(shù)、分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖等分類：按時(shí)鐘分同步、異步按計(jì)數(shù)過程中數(shù)字增減分加、減和可逆按計(jì)數(shù)器中的數(shù)字編碼分二進(jìn)制、二-十進(jìn)制等按計(jì)數(shù)容量分十進(jìn)制，六十進(jìn)制等ZDMC–Lec.#10同步計(jì)數(shù)器同步二進(jìn)制計(jì)數(shù)器同步二進(jìn)制加法計(jì)數(shù)器原理：根據(jù)二進(jìn)制加法運(yùn)算規(guī)則可知：在多位二進(jìn)制數(shù)末位加1，若第i位以下皆為1時(shí)，則第i位應(yīng)翻轉(zhuǎn)。由此得出規(guī)律，若用T觸發(fā)器構(gòu)成計(jì)數(shù)器，則第i位觸發(fā)器輸入端Ti的邏輯式應(yīng)為：ZDMC–Lec.#10ZDMC–Lec.#10器件實(shí)例：74161ZDMC–Lec.#10工作狀態(tài)X0XXX置0（異步）10XX預(yù)置數(shù)（同步）X1101保持（包括C）X11X0保持（C=0）1111計(jì)數(shù)同步二進(jìn)制減法計(jì)數(shù)器原理：根據(jù)二進(jìn)制減法運(yùn)算規(guī)則可知：在多位二進(jìn)制數(shù)末位減1，若第i位以下皆為0時(shí)，則第i位應(yīng)翻轉(zhuǎn)。由此得出規(guī)律，若用T觸發(fā)器構(gòu)成計(jì)數(shù)器，則第i位觸發(fā)器輸入端Ti的邏輯式應(yīng)為：ZDMC–Lec.#10同步加減計(jì)數(shù)器ZDMC–Lec.#10加/減計(jì)數(shù)器加/減計(jì)數(shù)結(jié)果加/減計(jì)數(shù)器計(jì)數(shù)結(jié)果兩種解決方案單時(shí)鐘方式加/減脈沖用同一輸入端，由加/減控制線的高低電平?jīng)Q定加/減器件實(shí)例：74LS191（用T觸發(fā)器）ZDMC–Lec.#10工作狀態(tài)X11X保持XX0X預(yù)置數(shù)(異步)010加計(jì)數(shù)011減計(jì)數(shù)雙時(shí)鐘方式器件實(shí)例：74LS193（采用T’觸發(fā)器，即T=1）ZDMC–Lec.#10加法計(jì)數(shù)器原理：在四位二進(jìn)制計(jì)數(shù)器基礎(chǔ)上修改，當(dāng)計(jì)到1001時(shí)，則下一個(gè)CLK電路狀態(tài)回到0000。ZDMC–Lec.#10同步十進(jìn)制計(jì)數(shù)器StateTableforBCDCounterZDMC–Lec.#10PresentStateNextStateOutputFlip-FlopInputsQ3Q2Q1Q0Q3Q2Q1Q0CT3T2T1T00000000100001000100100001100100011000010011010000111010001010000101010110000110110011100001011110000111110001001000011001000011001ZDMC–Lec.#10能自啟動(dòng)器件實(shí)例：74160ZDMC–Lec.#10工作狀態(tài)X0XXX置0（異步）10XX預(yù)置數(shù)（同步）X1101保持（包括C）X11X0保持（C=0）1111計(jì)數(shù)減法計(jì)數(shù)器原理：對(duì)二進(jìn)制減法計(jì)數(shù)器進(jìn)行修改，在0000時(shí)減“1”后跳變?yōu)?001，然后按二進(jìn)制減法計(jì)數(shù)就行了。ZDMC–Lec.#10ZDMC–Lec.#10能自啟動(dòng)十進(jìn)制可逆計(jì)數(shù)器基本原理一致，電路只用到0000~1001的十個(gè)狀態(tài)實(shí)例器件單時(shí)鐘：74190,168雙時(shí)鐘：74192ZDMC–Lec.#10異步計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器異步二進(jìn)制加法計(jì)數(shù)器異步二進(jìn)制減法計(jì)數(shù)器異步二進(jìn)制加法計(jì)數(shù)器在末位+1時(shí)，從低位到高位逐位進(jìn)位方式工作原則：每1位從“1”變“0”時(shí)，向高位發(fā)出進(jìn)位，使高位翻轉(zhuǎn)ZDMC–Lec.#10異步二進(jìn)制減法計(jì)數(shù)器在末位-1時(shí)，從低位到高位逐位借位方式工作原則：每1位從“0”變“