數(shù)字電路與邏輯設(shè)計 課件 5-組合邏輯電路

組合邏輯電路2片上微控制系統(tǒng)原理與項目設(shè)計第五講授課內(nèi)容組合電路分析與設(shè)計基本組合電路模塊加/減法器數(shù)據(jù)選擇器/分配器數(shù)值比較器編/譯碼器競爭與冒險應(yīng)用實例【例】雙通道數(shù)據(jù)選擇器：備選數(shù)據(jù)有六個8位數(shù)D0、D1、D2、D3、D4和D5，兩個通道輸出8位數(shù)Y0和Y1，在通道數(shù)據(jù)選擇信號S0和S1控制下，每個通道獨立地從六個數(shù)中選擇其中之一輸出。試給出雙通道選擇控制邏輯電路及相應(yīng)的HDL代碼?！痉治觥繌墓δ苌峡梢钥闯觯撨壿嬰娐酚蓛蓚€選擇器構(gòu)成，兩個選擇器的數(shù)據(jù)源是相同的，由兩個不同的選擇控制信號來決定每個源操作數(shù)的輸出。moduleSrcSel(D0,D1,D2,D3,D4,D5,S0,S1,Y0,Y1); input[7:0]D0,D1,D2,D3,D4,D5; input[2:0]S0,S1; outputreg[7:0]Y0,Y1; always@(*) begin case(S0) 0:Y0<=D0; 1:Y0<=D1; 2:Y0<=D2; 3:Y0<=D3; 4:Y0<=D4; 5:Y0<=D5; default:Y0<=0; endcase case(S1) 0:Y1<=D0; 1:Y1<=D1; 2:Y1<=D2; 3:Y1<=D3; 4:Y1<=D4; 5:Y1<=D5; default:Y1<=0; endcase end endmodulemoduletest;reg[47:0]D;reg[2:0]S1,S0;wire[7:0]Y1,Y0;integeri,j;

SrcSelsrcsel_0(.D0(D[7:0]),.D1(D[15:8]),.D2(D[23:16]),.D3(D[31:24]),.D4(D[39:32]),.D5(D[47:40]),.S0(S0),.S1(S1),.Y0(Y0),.Y1(Y1));initialbeginD={8'd5,8'd4,8'd3,8'd2,8'd1,8'd0};for(i=0;i<6;i=i+1)for(j=0;j<6;j=j+1)beginS1=i;S0=j;#100;end$finish;endendmodule【作業(yè)】數(shù)據(jù)傳輸分配器：外部產(chǎn)生待傳8位數(shù)據(jù)DI和一位數(shù)據(jù)有效信號DE，分配器根據(jù)3位通道選擇信號S將待傳數(shù)據(jù)及數(shù)據(jù)有效信號傳輸?shù)轿鍌€通道中之一，五個通道輸出分別為DO0~DO4和E0~E4。試給出分配器控制邏輯電路及相應(yīng)的HDL代碼。數(shù)值比較器數(shù)值比較器是對兩個位數(shù)相同的二進制數(shù)進行數(shù)值比較，輸出兩個數(shù)的比較結(jié)果：大于、等于或小于。比較可以從最高位向最低位開始也可以從最低位向最高位開始前位是高位SA>BSA=BSA<BABFA>BFA=BFA<B001

00101000010010010010101010001011010100

100前位是低位，如何設(shè)計？多位數(shù)值比較器moduleCmp(A,B,FL,FE,FH);//FL表示FA<B，F(xiàn)L表示FA=B，F(xiàn)L表示FA>B。 parametern=;//數(shù)據(jù)數(shù)位值 input[n-1:0]A,B; outputregFL,FE,FH; always@(*) if(A<B) {FL,FE,FH}<=3’b100; elseif(A==B) {FL,FE,FH}<=3’b010; else {FL,FE,FH}<=3’b001;endmodule應(yīng)用示例【例】某電路輸入為4位的x，其輸出為4位的y，y和x之間的關(guān)系如圖所示，試設(shè)計一組合邏輯電路來實現(xiàn)該功能，給出電路結(jié)構(gòu)圖和相應(yīng)的HDL代碼。

modulefunc(x,y); input[3:0]x; outputreg[3:0]y; always@(*) if(x<4'd5) y<=x; elseif(x>4'd10) y<=~x; else y<=5;endmodulemoduletest;reg[3:0]x;wire[3:0]y;integeri;funcfunc_0(.x(x),.y(y));initialbeginfor(i=0;i<16;i=i+1)beginx=i;#100;end$finish;endendmodule編/譯碼器編碼器是采用m位比特來表示n條信號線中的有效信號線。n位輸入線，理論上共有2n種組合m位輸出編碼，M?2n。使能信號nE編碼有效信號nYs功能表nEnI7nI6nI5nI4nI3nI2nI1nI0nYsY2Y1Y00xxxxxxx000000xxxxxx0100010xxxxx01100100xxxx011100110xxx0111101000xx01111101010x01111110110001111111011101111111111111xxxxxxxx1111moduleEncoder8(nE,nI,Y,nYs); inputnE; input[0:7]nI; outputreg[2:0]Y; outputregnYs; always@(*) if(nE) casex(nI) 8'b0xxxxxxx:{nYs,Y}<=4'b0000; 8'b10xxxxxx:{nYs,Y}<=4'b0001; 8'b110xxxxx:{nYs,Y}<=4'b0010; 8'b1110xxxx:{nYs,Y}<=4'b0011; 8'b11110xxx:{nYs,Y}<=4'b0100; 8'b111110xx:{nYs,Y}<=4'b0101; 8'b1111110x:{nYs,Y}<=4'b0110; 8'b11111110:{nYs,Y}<=4'b0111; default:{nYs,Y}<=4'b1111; endcase else {nYs,Y}<=4'b1111;endmodule二進制譯碼器譯碼器n個輸入線，有N條輸出線,N>n。不同輸入值代表N條輸出線上的不同的特定電平組合，相當(dāng)于電平翻譯工作。二進制譯碼器nEA1A0nY0nY1nY2nY31

11110000111001101101011010111110if(nE) nY<=4'b1111;else case(A) 0:nY<=4'b1110; 1:nY<=4'b1101; 2:nY<=4'b1011; 3:nY<=4'b0111; endcase應(yīng)用示例【例】某快遞自動快件分撿系統(tǒng)可以自動根據(jù)寄件地址碼自動分檢出A區(qū)、B區(qū)、C區(qū)和D區(qū)的郵件，將其它地區(qū)郵件送至人工分檢處。系統(tǒng)通過控制擋板A、擋板B、擋板C和擋板D的轉(zhuǎn)動來選擇區(qū)域?！痉治觥空麄€系統(tǒng)由掃碼器、控制器和擋板組成。掃碼器產(chǎn)生七位地址碼A6A5A4A3A2A1A0，控制器根據(jù)地址碼產(chǎn)生擋板控制信號nK0、nK1、nK2和nK3來分別控制擋板A、B、C和D是否轉(zhuǎn)動?？旒刂反a為7位二進制數(shù)A區(qū)地址碼范圍為0x00~0x0FB區(qū)地址碼范圍為0x10~0x1FC區(qū)地址碼范圍為0x20~0x2FD區(qū)地址碼范圍為0x30~0x3F當(dāng)快件的地址碼處于某區(qū)范圍內(nèi)，該區(qū)的擋板自動打開引導(dǎo)快件進入該區(qū)

從表中可以看出，恰是一個2線-4線譯碼器的功能，采用譯碼器的電路結(jié)構(gòu)如圖。moduletest;reg[6:0]A;wire[3:0]nK;reg[2:0]i;

AutoSortingCtrlautoinst(.A(A),.nK(nK));initialbeginfor(i=0;i<8;i=i+1)begin A={i,4’b0000}; #100;end$finish;endendmodulemoduleAutoSortingCtrl(A,nK);input[6:0]A;output[3:0]nK;

Decoder4decoder4_0(.nE(A[6]),.A(A[5:4]),.nY(nK));endmodule顯示譯碼器在數(shù)字系統(tǒng)中，經(jīng)常采用發(fā)光二極管來顯示數(shù)字或字符信息。最為常用的是7段顯示數(shù)碼管，它采用七個矩形發(fā)光二極管圍成8字型。它含有7個輸入a~g分別控制一個發(fā)光二極管。發(fā)光二極管是特殊的二極管，導(dǎo)通時發(fā)光。數(shù)碼管有共陽、共陰之分?！纠吭O(shè)計一共陽7段顯示數(shù)碼管的譯碼器電路，使其可以實現(xiàn)數(shù)字0~9的顯示。always@(*) case(D) 4'h0:F<=7'h01; 4'h1:F<=7'h4f; 4'h2:F<=7'h12; 4'h3:F<=7'h06; 4'h4:F<=7'h4c; 4'h5:F<=7'h24; 4'h6:F<=7'h20; 4'h7: