（招聘面試）各大公司電子類招聘題目

？（5、負(fù)反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋負(fù)反饋的優(yōu)點（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非）（？（9、基本放大電路種類（電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器優(yōu)缺12、畫出由運放構(gòu)成加法、減法、微分、積分運算的電路原理圖。14、給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路并求輸出端某點的rise/fall時間。(Infineon筆試試題)上電壓，要求制這兩種電路輸入電壓的頻譜？（？（21、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫出你知道24、晶體振蕩器，好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機的，12分之一周期....)？（35、實際工作所需要的一些技術(shù)知識(面試容易問到)。如電路的低功耗，穩(wěn)定，高速如何做到，調(diào)運放，布版圖注意的地方等等，一般會針對簡歷上你所寫做過的東西具體問，肯定會問得很細（所以別把什么都寫上，精通之類的詞也別用太多了這個東西各個人就？（同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各？（器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿（如上個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。？（在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。wellprocess.Plotitstransfercurve(Vout-Vin)Andalsoexplainthe盛筆試題circuitdesign-beijing-03.11.09）time)。（威盛筆試題circuitdesign-beijing-03.11.09）筆請選用以下邏輯中的一種，并說明為什51、latch與register的區(qū)別，為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生？（56、用filp-flop和logic-gate設(shè)計一個1位加法器，輸入carryin和current-stage，inputclk;inputreset;input[7:0]d;output[7:0]q;reg[7:0]q;if(reset)elseinputclk，reset;outputclk_o;wirein;if(reset)elseclk;reset;d;q;if(reset)else72、設(shè)計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：76、用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。（飛利浦－大唐筆假設(shè)公司接到該項目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計，試討論該產(chǎn)品的）（circuitdesign-beijing-03.11.09）USB:UniversalSerialBus散傅立葉變換)或者是中文的，比如：a.量化誤差b.直方圖c.白平衡IC設(shè)計基礎(chǔ)（流程、工藝、版圖、器ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。根據(jù)一個用戶的特定要求，能以低研制成本，短、交貨周期供貨門陣列等其它ASIC(ApplicationSpecificIC)相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量？（8、從RTLsynthesis到tapeout之間的設(shè)計flow，并列出其中各步使用的tool.（未用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼2.）電路仿真（circuitsimulation)模擬電路仿真工具：3.）邏輯綜合（synthesistools)邏輯綜合工具可以將設(shè)計思想vhd代碼轉(zhuǎn)化成對應(yīng)一定工藝手段的門級電路；將初級仿真仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。？（13、是否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基本元？（盛筆試題circuitdesign-beijing-03.11.09）（？），和？（），II下面程序用計數(shù)法來實現(xiàn)這一功能，請將空余部分添完整。II--------II--------II--------II--------II--------？（時除了最通用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級的加速集線架構(gòu)發(fā)展，Intel的直多也可以自己設(shè)計一個簡單的數(shù)字信號處理系統(tǒng)，并描述其功4、拉氏變換與Z變換公式等類似東西，隨便翻翻書把如.h(n)=-a*h(n-1)+b*δ(n)a.求h）（系；（II＃includeIIvoidtestf(int*p)II{II}IImain()II{IIint*n，m[2];IIm[0]=1;IIm[1]=8;IItestf(n);IIprintf("Datavalueis%d"，*n);II}II------------------------------IIB)II＃includeIIvoidtestf(int**p)II{II}IImain()II{int*n，m[2];IIm[0]=1;IIm[1]=8;IItestf(&n);IIprintf(Datavalueis%d"，*n);II}IIDatavalueis8II那么另一段程序的結(jié)果是什么？？（？（？（28、C語言實現(xiàn)統(tǒng)計某個cell在某.v文件調(diào)用的次數(shù)(這個題目真bt)（威盛31、給出一個堆棧的結(jié)構(gòu)，求中斷后顯示結(jié)果，主要是考堆棧壓入返回地址存放在低端地33、設(shè)計一個類，使得該類任何形式的派生類無論怎么定義和實現(xiàn)，都無法產(chǎn)生任何對象？（3、說出你的理想。說出你想達到的目標(biāo)。題目是英文出的，要用英文回答。（威盛4、我們將研發(fā)人員分為若干研究方向，對協(xié)議和算法理解（主要應(yīng)用在網(wǎng)絡(luò)通信、圖象究。你希望從事哪方面的研究可以選擇多個方向。另外，已經(jīng)從事過相關(guān)研發(fā)的人員可以5、請談?wù)剬σ粋€系統(tǒng)設(shè)計的總體思路。針對這個思路，你覺得應(yīng)該具備哪些方面的知1.一般情況下，面試官主要根據(jù)你的簡歷提問，所以一定要對自己負(fù)責(zé)，把簡歷上的東西搞明白；2.個別招聘針對性特別強，就招目前他們確的方向的人，這種情況下，就要投其所好，盡量介紹其所關(guān)心的東西。3.其實技術(shù)面試并不難，但是由于很多東西都忘掉了，才覺得有些難。所以最好在面試前把該看的書看看。4.雖然說技術(shù)面試是實力的較量與體現(xiàn)，但是不可否認(rèn)，由于不用面試官/公司所專領(lǐng)域及愛好不同，也有面試也有很大的偶然性，需要冷靜對待。不能因為被拒，就否認(rèn)自己或責(zé)罵公司。latch和flip-flop的異同說明：）；篇（選答題）。（請注明應(yīng)聘標(biāo)題）給我們，以便我們對您作出客觀、全面的評價。第一部分:基礎(chǔ)篇盡可能多回答你所知道的內(nèi)容。若不清楚就寫不清楚）。模塊設(shè)計（包括模擬電路和數(shù)字電路）、集成？（可以詳細描述你的研發(fā)經(jīng)歷）。y為二進制小數(shù)輸出，要求保留兩位小數(shù)。假設(shè)公司接到該項目后，交由你來負(fù)責(zé)該產(chǎn)品設(shè)計全程。流向和控制流流向。簡述單片機應(yīng)用系統(tǒng)的設(shè)計原如果沒有，也可以自己設(shè)計一個簡單的數(shù)字信號處用途。怎樣消除。下面程序用計數(shù)法來實現(xiàn)這一功能，請將空余部分添完整。----------------結(jié)構(gòu)，簡單描述其優(yōu)缺點。voidtest