《 FPGA應(yīng)用技術(shù)及實(shí)踐 》 綜合測(cè)試題7_第1頁(yè)
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綜合試題七A.設(shè)計(jì)輸入B.設(shè)計(jì)處理C.功能仿真D.時(shí)序仿真A.圖形編輯B.文本編輯C.符號(hào)編輯D.波形A.CreatedefaultsymbolB.SimC.CompilerD.TimingA.IEEEB.STDC.WORKD.PACKA.4h_addeB.hadde_C.hadderD.haA.=:B.=C.:=D.<=A.IFB.THENC.ANDDA.整型B.實(shí)型C.整型或?qū)嵭虳.任意A.INB.OUTC.INOUTD.BUF PORT(in0,in1,sel:INSTD02USEIEEE.STD_LO06dout:OUTST02USEIEEE.STD_LO03USEIEEE.STD_LOGIC_05PORT(CLR:I07LED7S:OUTSTD_LOGIC_VECTOR(610SIGNALTMP:STD_L20OUTLED23242526272829WHEN"0110"=>"1111101";3031WHEN"1000"=>"1111111";32錯(cuò)誤為賦值符”:=”應(yīng)改為“<=”,該程序?qū)崿F(xiàn)根據(jù)時(shí)鐘上升沿將輸入4Useieee.std_logic_unsigned.aEntityjjisPort（a:instd_logic_vector(4downto0);Endjj;ArchitectureoneofjjisSignalb:std_logic_vectorIfb(i)=1thenEndif;ifc>2theny<=1;endif;useieee.std_logic_1port(data0,data1,data2,data3:instd_logic;archirtecturebehavofsel4isbeginprocess(sel)beginifsel=“00”thenresult<=data0;elsifsel=“01”thenresult<=data1;elsifsel=“10”thenresult<=data2;elsifsel=“11”thenresult<=datauseieee.std_logic_1port(data0,data1,data2,data3:instd_logic;archirtecturebehavofsel4isbeginprocess(sel)beginwh

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