考研筆記 《電子技術基礎-數字部分》（第5版）筆記和課后習題（含考研真題）詳解

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6 余…… 余 4.十六進制和八進制(1)十六進制以16為基數的計數體制稱為十六進制，分別為0、1、2、3、4、5、6、7、8、9、A、B、C、(2)十六-二進制之間轉換以小數點為基準，整數部分從右到左每4位一組，不足4位的在高位補0;小數部分從左到右每4位一組，不足4位的在低位補0。每4位一組的二進制數就表示1位十六進制數。以二進制數(01011110.10110010)2轉換為十六進制數為例。十六進制轉換為二進制，將每位十六進制數用4位二進制數代替即可得到相應的二進制數。(3)八進制以8為基數的計數體制稱為八進制，其計數規(guī)律為“逢八進一”。任意八進制可表示為：(4)八-二進制之間轉換可將3位二進制數分為一組，對應于1位八進制數。以二進制數(010011.101010)2轉換為八進制數為例。(5)其他進制間轉換十進制數轉換為十六進制數，可先將十進制數轉換為二進制數，再由二進制數轉換為十六進制數。十進制、二進制、八進制及十六進制之間的關系對照如表1-1所示。表1-1幾種數制之間的關系對照表000B111C222D333E444F5556667778899A1.無符號二進制數的算術運算(1)二進制加法無符號二進制數的加法規(guī)則：0+0=0,0+1=1,1+1=10,方框中的1為進位數。(2)二進制減法無符號二進制數的減法規(guī)則：0-0=0,1-1=0,1-0=1,0-1=11,方框中的1為借位數。(3)乘法運算和除法運算2.帶符號二進制數的減法運算號位，其中，0表示正數，1表示負數，其余部分為數值位。(1)二進制數的補碼表示補碼或反碼的最高位為符號位，其中，0表示正數，1表示負數。當二進制數為負數時，將原碼的數值位逐位求反，然后在最低位加1得到補碼。對于n位帶符號的二進制數的原碼、反碼和補碼的數值范圍分別為：-(2)二進制補碼的減法運算(3)溢出溢出的判斷：當最高位的進位與和數的符號位相反時，運算結果是錯誤的，產生溢出。1.二-十進制碼用4位二進制數表示1位十進制數中0～9,簡稱BCD碼。有權碼，即0000(0)～1001(9),高位到低位的權分別為8、4、2、1。(2)2421碼有權碼，高位到低位的權分別為2、4、2、1。(3)5421碼有權碼，高位到低位的權分別為5、4、2、1。自補碼，也是無權碼，每一位沒有權值，但其編碼可以由8421碼加3(0011)得出。無權碼，任意兩個相鄰代碼之間僅有1位取值不同?？梢钥闯墒菍⒏窭状a首尾各3種狀態(tài)去掉而得。2.格雷碼格雷碼是一種無權碼，它也具有相鄰性，即兩個相鄰代碼之間僅有1位取值不同，因而常用于將模擬量轉換成用連續(xù)二進制數序列表示數字量的系統(tǒng)中。ASCII碼是目前國際上最通用的一種字符碼。它是用7位二進制碼來表示128個十進制數、英文大小寫字母、控制符、運算符及特殊符號。五、二值邏輯變量與基本邏輯運算當0和1表示邏輯狀態(tài)時，兩個二進制數碼按照某種指定的因果關系進行的運算稱為邏輯運算。1.與運算只有當一件事的幾個條件全部具備之后，這件事才發(fā)生。這種關系稱為與邏輯，如圖1-2所示。圖1-2與邏輯運算(a)電路圖(b)矩形符號(c)特異形符號2.或運算只要一件事情的幾個條件中有一個條件得到滿足，這件事就會發(fā)生。這種關系稱為或邏輯，如圖1-3所示。圖1-3或邏輯運算(a)電路圖(b)矩形符號(c)特異形符號3.非運算：一件事情的發(fā)生是以其相反的條件為依據。這種邏輯關系稱為非邏輯，如圖1-4所示。圖1-4非邏輯運算(a)電路圖(b)矩形符號(c)特異形符號4.幾種常用的邏輯運算(1)與非：由與運算和非運算組合在一起，其符號如圖1-5所示。(2)或非：由或運算和非運算組合在一起，其符號如圖1-6所示。(3)異或：當兩個輸入信號相同時，輸出為0;當兩個輸入信號不同時，輸出為1,其符號如圖1-7所示。(4)同或：當兩個輸入信號相同時，輸出為1;當兩個輸入信號不同時，輸出為0,其符號如圖1-8所示。圖1-5與非邏輯符號圖1-6或非邏輯符號(a)矩形符號(b)特異形符號(a)矩形符號(b)特異形符號圖1-7異或邏輯符號圖1-8同或邏輯符號(a)矩形符號(b)特異形符號(a)矩形符號(b)特異形符號六、邏輯函數及其表示方法1.真值表將輸入變量所有取值對應的輸出值找出來，列成表格，即可得到真值表。2.邏輯表達式用與、或、非等運算組合起來，表示邏輯函數和邏輯變量之間關系的邏輯代數式。3.邏輯圖用與、或、非等邏輯符號表示邏輯函數中各變量之間的邏輯關系所得到的圖形稱為邏輯圖。4.波形圖用輸入端在不同邏輯信號作用下所對應的輸出信號的波形圖，表示電路的邏輯關系。上述四種不同的表示方法所描述的是同一邏輯函數，因此它們之間有著必然的聯系，可以從一種表示方法，得到其他表示方法。1.2課后習題詳解1.1數字電路與數字信號1.1.1試以教材表1.1.1所列的數字集成電路的分類為依據，指出下列IC器件屬于何種集成度器件：(1)微處理器；(2)計數器；(3)加法器；(4)邏輯門；(5)4兆位存儲器。屬于小規(guī)模集成電路。1.1.2一數字信號波形如圖1-9所示，試問該波形所代表的二進制數是什么?圖1-9解：低電平用0表示，高電平用1表示，則圖1-9所示波形用二進制可表示為：010110100。1.1.3試繪出下列二進制數的數字波形，設邏輯1的電壓為5V,邏輯0的電壓為0V。解：0表示低電平，1表示高電平，且左高位右低位，則數字波形如圖1-10所示。圖1-101.1.4一周期性數字波形如圖1-11所示，試計算：(1)圖1-11解：由圖1-11可知該波形為周期性數字波形，則有周期：T=11ms-1ms=10ms(兩相鄰上升沿之差);1.2.1一數字波形如圖1-12所示，時鐘頻率為4kHz,試確定：(1)它所表示的二進制數；(2)串行方式傳送8位數據所需要的時間；(3)以8位并行方式傳送數據時需要的時間。圖1-12解：(1)該波形所代表的二進制數為00101100;(2)串行方式傳送8位數據共需要8個時鐘周期，,t=8/f=2ms;(3)并行方式傳送8位數據共需要1個時鐘周期，1.2.2將下列十進制數轉換為二進制數、八進制數和十六進制數(要求轉換誤差不大于24):解：十進制整數轉化為二進制數采用“除2取余”法，十進制小數轉換為二進制采用“乘2取整”法。相應的八進制和十進制可通過二進制轉換。以(3)254.25為例：2127------余1263------余11。2Li5------余127------余12|3------余11。2低位低位高位(1)(43)D=(101011)B=((2)(127)D=(1111111)B=(1(3)(254.25)D=(11111110.01)B=(376.2(4)(2.718)D=(10.10110111)B=(將下列二進制數轉換為十六進制數：(1)(101001)B(2)(解：(1)(101001)B=(00101001)B=(29)H;(2)(11.01101)B=(0011.011010001.2.4將下列十進制數轉換為十六進制數(要求轉換誤差不大于164):(1)(500)D(2)(59)D(3)(0解：先將十進制整數轉化為二進制，然后轉換成十六進制數。對于十進制小數轉化成十六進制，采用乘16取整的辦法。(1)(500)D=(111110100(4)(1002)D=(1111101010)B=(3EA)H(0.45)D=(0故(1002.45)D=(3EA.7333)H。1.2.5將下列十六制數轉換為二進制數：解：(1)(23F.45)H=(001000111111.01000101)B;(2)(A040.51)H=(1010000001000000.01.2.6將下列十六進制數轉換為十進制數：解：(1(103.2)a=1×162+3×16°+2×161=(259.125),;1.3二進制的算術運算1.3.1寫出下列二進制數的原碼、反碼和補碼：(1)(+1110)B(2)(+10110)B(3)(-1110)B(解：正數的反碼、補碼與原碼相同，負數的反碼等于原碼的數值位逐位取反，負數的補碼等于反碼加1。1.3.2寫出下列有符號二進制補碼所表示的十進制數：解：(1)0010111為正數，正數的補碼與原碼相同，所以(+01011)g=(23)p。(2)?1101000為負數補碼，將其還原成二進制數為(-0011000)a,十進制表示為(-24)p。1.3.3試用8位二進制補碼計算下列各式，并用十進制數表示結果：解：(1)(12+9)補=(+12)補+(+9)補(2)(11-3)補=(+11)補+(-3)補=00001011+11111101=00001000(舍棄進位)=(8)D;(3)(-29-25)補=(-29)補+(-25)補=11100011+11100111=11001010(舍棄進位)=(-54)D;(4)(-120+30)補=(-120)補+(+30)補=10001000+00011110=10100110=(1.4二進制代碼1.4.1將下列十進制數轉換為8421BCD碼：解：十進制的每一位都用8421BCD碼表示即可。(3)(254.25)D=(001001010100.00(4)(2.718)D=(0010.01110001.4.2將下列數碼作為自然二進制數或8421BCD碼時，分別求出相應的十進制數：(10010111)BCD=(1001011(2)(100010010011)B=2?+21+2?+2?(100010010011)BCD=(100010010011(3)(000101001001)B=2?+23+2(000101001001)BCD=(000101001001(4)(10000100.10010001)B(10000100.10010001)BC1.4.3試用十六進制數寫出下列字符的ASCⅡ碼的表示：解：各個字符的ASCⅡ碼的表示如表1-1所示。表1-1題號4=(0110100)B=(34):3=(0110011.6邏輯函數及其表示方法1.6.1在圖1-13中，已知輸入信號A、B的波形，畫出各門電路輸出L的波形。圖1-13解：(1)只有當A=B=1時，L=0,否則L輸出高電平；L波形圖如圖1-14(a)所示。(2)當AB的輸入不同時，L=1,否則輸出低電平；L的波形圖如圖1-14(b)所示。圖1-141.3名?？佳姓骖}詳解一、填空題(10100011.11)?=()10=()8421BCD。[電子科技大學2009研]【答案】163.75;000101100011.01110101查看答案【解析】二進制轉換為十進制公式：,再由十進制數的每位數對應寫出二、選擇題1.十進制數(-6)10的補碼是()。(連符號位在內取6位)[電子科技大學2006研]【答案】D查看答案【解析】-6的原碼為100110,反碼為111001,補碼為111010。2.十進制數(26.625)10的二進制數是()。[北京科技大學2011研]B.(10010.101)?D.(11010.100)?【答案】A查看答案【解析】整數部分26除2求余后倒排得11010,小數部分0.625乘2取整后順排得0.1013.無符號二進制數的等值八進制數是()。[成都理工大學2006研]【答案】(15.54)8查看答案【解析】(1101.1011)?=(001101.101100)?=(15.54)8三、分析計算題1.列表寫出(+9o的原碼、反碼和補碼(含符號位取8位)。[華南理工大學大學2006研]解：(+96)10=(01100000)原碼=(01100000)反碼=(01100000)補碼第2章邏輯代數與硬件描述語言基礎2.1復習筆記一、邏輯代數1.邏輯代數的基本定律和恒等式由邏輯與、或、非三種基本運算法則可推導出常用邏輯代數基本定律和恒等式，如表2-1所示。表2-1邏輯代數定律、定理和恒等式非A(B+C)=AB+ACA+BC=(A+B)AB+AC+BC=AB+ACAB+AC+BCD=2.邏輯代數的基本規(guī)則(1)代入規(guī)則在任何一個邏輯等式中，如果將等式兩邊出現的某變量A,都用一個函數代替，則等式依然(2)反演規(guī)則將原函數中的與換成或，或換成與；再將原變量換為非變量，非變量換為原變量；并將1換成0,0換成1,所得的邏輯函數式就是原函數的非函數，這個規(guī)則稱為反演規(guī)則。(3)對偶規(guī)則將原函數中的與換成或，或換成與；1換成0,0換成1,所得的邏輯函數式就是原函數的對3.邏輯函數的代數化簡法(1)邏輯函數的最簡與-或表達式(2)邏輯函數的化簡方法利用A+AB=A的公式，消去多余的項AB,根據代入規(guī)則，A、B可以是任何一個復雜望=B+1.最小項的定義及其性質(1)最小項的意義n個變量X?、X?、…、Xn的最小項是n個因子的乘積，每個變量都以它的原變量或非變量(2)最小項的性質這個最小項的值都是0;②不同的最小項，使它的值為1的那一組輸入變量取值也不同；③對于輸入變量的任一組取值，任意兩個最小項的乘積為0;④對于輸入變量的任一組取值，全體最小項之和為1。(3)最小項的編號最小項通常用m;表示，下標i即最小項編號，用十進制數表示。將最小項中的原變量用1表示，非變量用0表示，可得到最小項的編號，如表2-2所示。表2-2三變量最小項編號最小項表示符號最小項ABCABC00010西001m101010110m0111112.邏輯函數的最小項表達式(1)多次利用摩根定律去掉非號，直至最后得到一個只在單個變量上有非號的表達式；(2)利用分配律消去括號，直至得到一個與-或表達式；(3)在所得式子中，利用配項法使每一項中包含所有變量，即最小項形式。3.用卡諾圖表示邏輯函數(1)卡諾圖的引出一個邏輯函數的卡諾圖是將此函數的最小項表達式中的各最(2)卡諾圖的特點(3)卡諾圖的簡化表示法在卡諾圖中用0、1表示非變量和原變量，所有變量的每組取值，與方格內的最小項編號一(4)已知邏輯函數畫卡諾圖當邏輯函數為最小項表達式時，在卡諾圖中找出和表示式中最小項對應的小方格填上1,其余的小方格填上0,就可以得到相應的卡諾圖。4.用卡諾圖化簡邏輯函數(1)化簡的依據卡諾圖具有循環(huán)鄰接的特性，若圖中兩個相鄰的方格均為1,則這兩個相鄰最小項的和將消去一個變量。若卡諾圖中4個相鄰的方格為1,則這4個相鄰的最小項之和將消去2個變量。同理，8個相鄰的方格為1可消去3個變量。(2)化簡的步驟②按最小項表達式填卡諾圖，凡式中包含了的最小項，其對應方格填1,其余方格填0;③合并最小項，即將相鄰的1方格圈成一組(包圍圈),每一組含2n個方格，對應每個包①包圍圈內的方格數必定是2個，n等于0、1、2、3、(3)具有無關項的化簡無關項的意義在于，它的值可以取0或1,具體取什么值，可以根據使函數盡量得到簡化而2.1邏輯代數2.1.1用真值表證明下列恒等式：(3)335-福A證明首先分別寫出等式左右兩邊的真值表。表2-3(AOB)田c0011110011000011000000111111111111000011 11111100110011001100110011000000等式成立。3)A+ABC+ACD+(C+D)E=A(1+BC2.1.4用代數法化簡下列各式：(9)ABCD+ABD+BCD+ABCBD+BC(8)ABC+ABC+ABC+A+BC2.1.5將下列各式轉換成與-或形式：(2)A+B+C+D+C+D+A+D=(A輸入與非門。解：本題有多種組合方式，以其中的一種說明。,邏輯電路圖如圖2-1所示。aaA一-7BCD圖2-12.1.7畫出實現下列邏輯表達式的邏輯電路圖，限使用非門和二輸入與非門。根據化簡后的表達式，可以畫出相應的邏輯電路圖如圖2-2所示。圖2-22.1.8已知邏輯函數表達式為L=AB+Ac,畫出實現該式的邏輯電路圖，限使用非門和根據化簡后的表達式，可以畫出相應的邏輯電路圖如圖2-3所示。B-B-國A-H國圖2-32.2邏輯函數的卡諾圖化簡法2.2.1將下列函數展開為最小項表達式：(1)L=ACD+BCD+ABCD=A(1)L=ACD+BCD+ABCD=AABABD(B+CD)=AB(A+B+D)(B+CD)=ABD(B+CD)=ABD+ABDCD2.2.2已知函數L(A,B,C,D)的卡諾圖如圖2-4所示，試寫出函數L的最簡與或表達式。圖2-4解：將卡諾圖中為1的項化簡后，如圖2-5所示。圖2-52.2.3用卡諾圖法化簡下列各式：(6)L(A,B,C,D)=∑m(0,2,4,6,9,13)+解：各表達式的卡諾圖，如圖2-6所示。圖2-6化簡后的最簡邏輯表達為：2.2.4已知邏輯函數L=AB+BC+CA,試用真值表、卡諾圖和邏輯圖(限用非門和與非解：(1)表達式L的真值表如表2-7所示。表2-7A8C4BCL00010010011101101111111110110(2)可根據真值表直接畫出卡諾圖，如圖2-7(a)所示。(3)根據卡諾圖得，非門實現的邏輯圖如圖2-7(b)所示。圖2-72.3硬件描述語言VerilogHDL基礎(1)systeml(2)2reg(3)FourBit_Adder(4)exec$(52.3.2Verilog規(guī)定的4種基本邏輯值是什么?解：4種基本邏輯值如表2-8所示。表2-80不確定的值(未知狀態(tài))1z或Z高阻態(tài)解：在Verilog程序中，如果沒有說明輸入變量、輸出變量的數據類型，則默認為位寬為1的wire型變量。2.3.4下列Verilog程序描述了圖2-8所示的電路，但程序中每一行有一個語法錯誤，試改圖2-8moduleEx1regE:NOT(Y,C):解：表2-9結尾添加”;"結尾添加":"結尾添加";"改為wireE;改為andGI(EA,B);改為not(Y,C):改為or(XE,Y):結尾去掉";"2.3.5根據下面的HDL描述，畫出數字電路的邏輯圖。解：如圖2-9所示。圖2-9一、填空題函數F(A,B,C)=∑m(0,2,4,5,7),則其最大項表達式是F(A,B,C)=()(必須寫出標準形式，不能用簡寫形式)。[北京郵電大學2【答案】(A+B+C)(A+B+C(A+B+C查看答案【解析】F(A,B,C)=IⅡ(1L3,6)=(A+B+C)(A+B+C(A+B+0(A)ABC【解析】ABC+ABC=ABC+BC)=A2.函數F(x,x?,x,x)=∑(0,1,2,4,6,8,9,12,14)·其完全和表達式是()。大學2006研](D)(x?x?x?+x?x?x?+x?x?x?+i【答案】A查看答案【解析】將函數表達式的卡諾圖(圖2-10)化簡可知A項成立。三、分析計算題1.用代數化簡法求下列函數的最簡與-或表達式。[中國科技大學2008研]AD+AD+AB+BC+CD+ACE+ABDF-A+AB+BC+CD+ACE+ABDF2.將下列邏輯函數化為最簡與或式。[北京科技大學2011研]也可結合卡諾圖化簡。3.將邏輯函數Y化簡為最簡與-或式，并用最少的與非門實現。[北京理工大學2006研]Y(A,B,C,D)=∑(m?,m?,ms,m,,mg解：根據題意，可得函數式的卡諾圖如圖2-11所示，化簡得題目要求用與非門實現，則可將F轉化為電路圖如圖2-12所示。圖2-11圖2-123.1復習筆記1.邏輯電路的一般特性(1)輸入和輸出的高、低電平數字電路中的高、低電壓常用高、低電平來描述，并規(guī)定在正邏輯體制中，用邏輯1和0分別表示高、低電平。當邏輯電路的輸入信號在一定范圍內變化時，輸出電壓并不會改變，因此邏輯1和0對應一定的電壓范圍。(2)噪聲容限噪聲容限表示門電路的抗干擾能力。在數字系統(tǒng)中，各邏輯電路之間的連線可能會受到各種噪聲的干擾，這些噪聲會疊加在工作信號上，只要其幅度不超過邏輯電平允許的最小值或最大值，則輸出邏輯狀態(tài)不會受影響。通常將這個最大噪聲幅度稱為噪聲容限。(3)傳輸延遲時間傳輸延遲時間是表征門電路開關速度的參數，它說明門電路在輸入脈沖波形的作用下，其輸出波形相對于輸入波形延遲了多長時間。①靜態(tài)功耗當電路的輸出沒有狀態(tài)轉換時的功耗。靜態(tài)時，CMOS電路的電流非常小，使得靜態(tài)功耗非常低。②動態(tài)功耗CMOS電路在輸出發(fā)生狀態(tài)轉換時的功耗，它主要由兩部分組成：a.由于電路輸出狀態(tài)轉換的瞬間，其等效電阻比較小，從而導致有較大的電流從電源VDD經CMOS電路流入地；b.由于CMOS管的負載通常是電容性的，因此當輸出由高電平到低電平，或者由低電平到高電平轉換時，會對電容進行充、放電，這個過程將增加電路的損耗。(5)延時-功耗積理想的數字電路或系統(tǒng)，要求它既速度高，同時功耗低。用符號DP表示延時-功耗積：DP=式中，為傳輸延遲時間，PD為門電路功耗。DP值越小，特性越理想。(6)扇入數和扇出數門電路的扇入數取決于它的輸入端的個數。門電路的扇出數指其在正常工作情況下，所能帶同類門電路的最大數目?？紤]如下兩種情況：①拉電流工作情況負載電流從驅動門流向外電路，輸出為高電平的扇出數表示：②灌電流工作情況負載電流從外電路流入驅動門，驅動門所能驅動同類門的個數：2.MOS開關及等效電路(1)MOS管開關特性電壓。圖3-1(b)為NMOS管的輸出特性曲線，其中斜線為直流負載線。(a)MOS管開關電路(b)N溝道MOS管的輸出特性曲線(2)等效電路MOS管相當于一個由Vos控制的無觸點開關，當輸入為低電平時，MOS管截止，相當于開3.CMOS反相器由N溝道和P溝道兩種MOSFET組成的電路稱為互補MOS或CMOS電路。CMOS反相器電路由兩只增強型MOSFET組成，其中TN為N溝道結構，Tp為P溝道結構，電路如圖3-3所示。圖3-3MOS反相器,Tp管截止，TN管工作在可變電阻區(qū)，輸出電壓,通過兩管的電流接近于零，功耗很低。輸出電壓=,通過兩管的電流接近于零，功耗很低。4.CMOS其他邏輯門電路(1)與非門電路電路如圖3-4所示，包括兩個串聯的N溝道增強型MOS管和兩個并聯P溝道增強型MOS管。只要輸入端A、B有一個為低電平，就會使與它相連的NMOS管截止，與它相連的PMOS管導通，輸出為高電平。當A、B全為高電平時，才會使兩個串聯的NMOS管都導通，使兩個并聯的PMOS管都截止，輸出為低電平。該電路具有與非的邏輯功能，即L=AB。(2)或非門電路電路如圖3-5所示，包括兩個并聯的N溝道增強型MOS管和兩個串聯P溝道增強型MOS管。圖3-5CMOS或非門只要輸入端A、B有一個為高電平，就會使與它相連的NMOS管導通，與它相連的PMOS管截止，輸出為低電平。當A、B全為低電平時，使兩個并聯的NMOS管都截止，使兩個串聯的PMOS管都導通，輸出為高電平。該電路具有或非的邏輯功能，即L=A+B。(3)異或門電路電路如圖3-6所示，它是由一級或非門和一級與或非門組成。邏輯功能為如在異或門后面增加一級反相器就構成異或非門，即同或門。圖3-6異或門電路5.CMOS漏極開路門和三態(tài)輸出門電路(1)CMOS漏極開路門電路漏極開路(OD)是指CMOS門輸出電路只有NMOS管，且它的漏極是開路的。OD電路只能外接上拉電阻電路才能正常工作。(2)三態(tài)(TSL)輸出門電路輸出不僅具有高、低電平，還具有高輸出阻抗的第三態(tài)，稱為高阻態(tài)，又稱為禁止態(tài)。三態(tài)輸出門電路主要用于總線傳輸，任何時刻只有一個三態(tài)輸出電路被使能(輸出高、低電平),該電路的信號被傳到總線上，而其他三態(tài)輸出電路處于高阻狀態(tài)。CMOS傳輸門由一個P溝道和一個N溝道增強型MOSFET并聯而成，如圖3-7所示。當C端接0,,C為高電平，此時TN、Tp同時截止，輸入和輸出之間呈高阻態(tài)，傳輸門斷開。當C端接高電平，C為0,在輸入信號增大的過程中TN先導通，Tp后導通，總之至少有一個導通。1.BJT的開關特性圖3-8(a)為NPN型硅管構成的開關電路，開關工作狀態(tài)如圖3-8(b)所示。當輸入為低電平時，BJT的發(fā)射結為零偏(VaE=0),集電結為反向偏置(Vac=0),相當于開關斷開，BJT工作在截止狀態(tài)，輸出為高電平。當輸入為高電平時，集電極回路中的c、e極之間近似于短路，相當于開關閉合，BJT工作在飽和導通狀態(tài)，輸出為低電平。NPN型BJT截止、放大、飽和三種工作狀態(tài)的特點如表3-1所示。表3-1NPN型BJT截止、放大、飽和工作狀態(tài)的特點1作特點電結反偏正偏且不隨i,增加而增加Vcs=0.2V很大.約為數百斷開很小，約為數百歐，相當于開關閉合2.TTL反相器的基本電路二極管D組成輸出級，由T?組成的中間級作為輸出級的驅動電路。(1)該電路實現反相器功能的工作原理：(2)電路中各組成部分的作用：3.TTL邏輯門電路(1)與非門電路將基本TTL反相器的輸入級T?改為多發(fā)射極的BJT,就構成了與非門。如圖3-10所示為有2個輸入端的TTL與非門。(2)或非門電路圖3-11為TTL或非門邏輯電路。TiA、T?A和RiA組成的電路與TIB、圖3-10與非門電路圖3-11TTL或非門電路4.集電極開路門和三態(tài)門電路(1)集電極開路(OC)門它是指TTL門電路輸出級BJT管的集電極是開路的。OC門只有外接上拉電阻電路才能正(2)三態(tài)(TSL)輸出門電路TTL三態(tài)門與CMOS三態(tài)門一樣，是在普通門電路的基礎上，增加控制電路構成的。1.正負邏輯的規(guī)定正邏輯體制：高電平用邏輯1表示，低電平用邏輯0表示。負邏輯體制：高電平用邏輯0表示，低電平用邏輯1表示。2.正負邏輯的等效變換與非或非；與或；非非。3.1MOS邏輯門電路3.1.1根據表3-2所列的三種邏輯門電路的技術參數，試選擇一種最適合工作在高噪聲環(huán)表3-2邏輯門電路的技術參數表2解：分別求得各個邏輯門的噪聲容限如下：VNA=V(ma)-VoL(mm)=0.8V-0.VNB=VL(mm)-Vo(max)=0.6V-0.VLc=Vmu)-Vomx)=0.8V-0.2V=0.6V電路的噪聲容限越大，抗干擾能力越強，所以選擇邏輯門C。3.1.2求下列情況下TTL邏輯門的扇出數：(1)74LS門驅動同類門；(2)74LS門驅動74ALS解：查表得74LS系列電流參數的數值為IoH=0.4mA,IoL=8mA,Im=0.02mA,In=0.4mA;74ALS系列輸入電流參數的數值為Im=0.02mA,I=0.1mA,其中省略了表示電流流向的負號。74LS系列驅動同類門時，輸出為高電平的扇出數為輸出為低電平的扇出數為所以，74LS系列驅動同類門時的扇出數No=20。(2)同理，74LS系列驅動74ALS系列時，有所以74LS系列驅動74ALS系列時，扇出數No=20。3.1.3根據表3-3所列的三種邏輯門電路的技術參數，計算出它們的延時-功耗積，并確定哪一種邏輯門的性能最好。表3-3邏輯門電路的技術參數表15681解：延時-功耗,由此可得DP?=17.6pJ,DPg=44pJ,DPc=10pJ3.1.4已知圖3-12所示各NOSFET管的IVrI=2V,忽略電阻上的壓降，試確定其工作狀態(tài)圖3-123.1.5為什么說74HC系列CMOS與非門在+5V電源工作時，輸入端在以下四種接法下都低電壓0.1V;(4)輸入端接10kΩ的電阻到地。解：對于74HC系列CMOS電路，有V=1.5V,VoL=0.1V且其柵極電流非常小，通常小于1HA。(1)v=0V;(2)v<1.3V;(3)v=0.1V;(4)v:<10mV=0.01V。因此，四種接法均為邏輯0。3.1.6試分析圖3-13所示的電路，寫出其邏輯表達式，說明它是什么邏輯電路?圖3-133.1.7求圖3-14所示電路的輸出邏輯表達式。圖3-143.1.8用三個漏極開路與非門74HC03和一個TTL與非門74LS00實現圖3-3所示的電路，3.1.9圖3-15表示三態(tài)門作總線傳輸的示意圖，圖中n個三態(tài)門的輸出接到數據傳輸總線，CS信號均無效，總線處在什么狀態(tài)?圖3-15解：(1)根據數據傳輸的速度，分時給各個三態(tài)門的片選信號輸入端以正脈沖信號。(3)如果所有CS信號均無效，總線處在高阻狀態(tài)。3.1.10CMOS集成芯片4007中包含兩個互補對和一個反相器，其引出端如圖3-16所示，L=CA+B)1;(5)傳輸門(一個非門控制兩個傳輸門分時傳送)。圖3-16解：(1)如圖3-17(a)所示；(2)如圖3-17(b)所示；(3)如圖3-17(c)所示；(4)如圖3-17(d)所示；(5)如圖3-17(e)所示。1圖3-173.1.11試分析圖3-18所示某CMOS器件的電路，寫出其邏輯表達式，說明它是什么邏輯圖3-19圖3-18解：傳輸門的控制信號為B及B,當B=0時，傳輸門導通，當B=1時，傳輸門截止。且當B=1時，T?T?T?不工作，否則T?T?T?共同構成反相器。真值表如表3-4所示。表3-4L0011010101103.1.12試分析圖3-19所示的CMOS電路，說明它們的邏輯功能。 高阻態(tài)，故該電路為低電平使能三態(tài)非門。其符號如圖3-20(a)所示。態(tài)，故該電路為低電平使能三態(tài)緩沖器。其符號如圖3-20(b)所示。(3)分析方法同(b),為高電平使能三態(tài)緩沖器。其符號如圖3-20(c)所示。(4)分析方法同(a),為低電平使能三態(tài)非門。其符號如圖3-20(d)所示。圖3-203.1.13試分析圖3-21所示傳輸門構成的電路，寫出其邏輯表達式，說明它是什么邏輯電路。圖3-21解：該邏輯電路的真值表如表3-5所示。表3-5ABL00導通斷開001導通斷開110斷開導通111斷開導通03.1.14由CMOS傳輸門構成的電路如圖3-22所示，試列出其真值表，說明該電路的邏輯功能。解：真值表如表3-5所示。表3-5A1×x高阻態(tài)00010010010001103.1.15寫出圖3-23所示電路的邏輯表達式。圖3-23解：L=ABC+ADE+ERA+EFG=A(BC+DE)+EF(A+G)。3.1.16寫出圖3-24所示電路的邏輯表達式。圖3-24圖3-25分析圖3-25中間電路可得真值表如表3-6所示。表3-6AXY00101導通010導通0111則有L=AOB,即該電路為同或門。3.2TTL邏輯門電路3.2.1由BJT構成的反相器如圖3-26所示，Vec=+5V,VBE=0.7V,β=100。當輸入v?為5V時，輸出為0.2V,試計算Rb/Re的最大比值。圖3-26BJT工作在飽和區(qū)時c≤Bia,所以聯立3.2.2為什么說TTL與非門的輸入端在以下四種接法下，都屬于邏輯1:(1)輸入端懸空；解：對于TTL門電路，有VH=2V,VoH=2.7V(1)如圖3-27所示，此時T?T?飽和導通，輸出為低電平，故懸空相當于邏輯1;圖3-273.2.3設有一74LS04反相器驅動兩個74ALS04反相器和四個74LS04反相器。(1)問驅動解：(1)如圖3-28所示，查表得：74LS04:IoH=0.4mA,IoL=8mA,Im=0.02mA,In=0.4mA;74ALS系列輸入電流參數的數值為Im=0.02mA,I=0.1mA,省略表示方向的圖3-28灌電流時，余量滿足8-(4×0.4+2×0.1)=6.2≈15Iπz故最多還可增加14個74LS04驅動門。3.2.4圖3-29所示為集電極開路門74LS03驅動5個CMOS邏輯門，已知OC門輸出管截圖3-29解：在拉電流情況下，74LSO3輸出高電平，此時由于Voxmm)=2.7得在灌電流情況下，74LS03輸出低電平，得故上拉電阻的范圍為0.56～4.9KΩ。3.2.5圖3-30表示一2輸入端BiCMOS與非門電路，試分析該電路是怎樣實現與非邏輯關圖3-30解：當A、B均為高電平時MNA和MNB均導通，MpA和MpB均截止，輸出L為低電平。此時MA和MIB飽和導通，為T?基區(qū)的存儲電荷提供一條釋放通路。當A、B中有一個為低電平時，MNA或MNB中有一個截止，MA或MIB中也有一個截止，而MpA或MpB導通，使輸出為高電平；VDp通過導通的MpA或MpB使M?導通，為T?基區(qū)的存儲電荷提供一條釋放通路。3.3涉及耦合邏輯門電路3.3.1某ECL門電路在25℃時的參數為：VIL(max)=-1.475V,VIH(min)=-1.105V,VoL(max)=-1.630V,VOH(min)=-0.980V。試計算它的噪聲容限。解：根據公式可得，高、低電平分別為：Vsx=VoWmi)-Vm(i)=-0.980V-(-3.4砷化鎵邏輯門電路3.4.1試計算教材3.4節(jié)介紹的兩種砷化鎵邏輯門電路的噪聲容限，并判斷哪種電路的抗干擾能力強。解：直接耦合FET邏輯電路的噪聲容限為： =0.54V-0.17V=0.37V耗盡型FET邏輯電路的噪聲容限為：Vs=Vowm-V=0.7V-(-0.16V)=0.86VV=V,-Vo…)=-0.26V-(-1.27V)=1.01因此，耗盡型FET邏輯電路的抗干擾能力強。3.5邏輯描述中的幾個問題3.5.1試對圖3-31所示電路的邏輯門進行變換，使其可以用單一的或非門實現。圖3-31解：由圖3-31可得故用單一的或非門實現的電路圖如圖3-32所示。AA。習—B—C-圖3-323.5.2電路如圖3-33所示，試用與非門實現。圖3-33解：由圖3-33可得故用與非門實現的電路圖如圖3-34所示。圖3-343.6邏輯門電路使用中的幾個實際問題3.6.1當CMOS和TTL兩種門電路相互連接時，要考慮哪幾個電壓和電流參數?這些參數應滿足怎樣的關系?解：需要考慮的電壓和電流參數：①邏輯電平兼容問題；②扇出問題。這些參數應滿足的關系：VoHcmm)≥VH(minV3.6.2當用74LS系列TTL電路去驅動74HC系列CMOS電路時，試簡述其設計思路，是解：(1)查表得74LS系列TTL電路：因為,所以需要外加接口電路，如圖3-35所示。74LS系列1圖3-35載門過多會影響電路的開關速度，取扇出數No=20。取得故上拉電阻的范圍為0.56KΩ<Rp<6.8K2,為兼顧開關速度和功耗，取3.6.3當用74ALS系列TTL去驅動74HC系列CMOS時，重復題3.6.2。解：(1)查表得74HC系列COMS電路：呢=,IRm=0.001mA.Iπm=0.001mA。因為,所以需要外加接口電路，如圖3-35所示。載門過多會影響電路的開關速度。取扇出數No=20。(3)在拉電流情況下，74ALS邏輯門輸出高電平，此時由于得在灌電流情況下，74ALS邏輯門輸出低電平，得故上拉電阻的范圍為0.56KΩ<Rp<6.8KΩ,為兼顧開關速度和功耗，取3.6.4當用HC系列CMOS去驅動74LS系列TTL門電路時，試簡述其設計思路，指出是否需要加接口電路。并就開關速度和功耗兩方面對接口電路進行評價。解：(1)查表可知：VoH=3.84V>Vw=2V因此，電路不需要接口電路。(2)灌電流負載時的扇出為：拉電流負載時的扇出為：故扇出數No=10。(3)開關速度和功耗取決于原有的技術性能。解：(1)查表可知：VoHy=3.84V>V=2V(2)灌電流負載時的扇出為：3.6.6復習一下TTL門的輸出電路。若TTL的輸出級超載時，電路會出現什么現象?用什3.6.7設計一發(fā)光二極管(LED)驅動電路，設LED的參數為VF=2.5V,Ip=4.5mA;若解：若用74LSO4作為驅動器件，查表得：VoLma)=0.5v,IoLmm)=8mA?？芍蘖麟娮桦娐穲D如圖3-36所示。圖3-363.7.1試用Verilog提供的基本開關元件對圖3-5所示的或非門電路進行描述。3.7.2試用Verilog提供的基本開關元件對圖3-6所示的異或門電路進行描述。pmospmos//兩個PMOS管串行連接//兩個NMOS管并行連接//NMOS管的源極與地相連pmospmospmosnmosTN3(W3,GND,B)3.7.3分析圖3-37所示電路的邏輯功能，并使用Verilog提供的基本開關元件對該電路進行描述，圖中的非門可以直接調用教材例3.7.2中定義的下層模塊inverter。圖3-37解：該電路的真值表如表3-7所示。表3-7ABL00導通001導通110導通111導通0可知該電路為異或邏輯電路，其verilog描述如下：1.指出圖3-38中74HC系列CMOS門電路的輸出狀態(tài)。[北京科技大學2010研]圖3-38Ta=吸下=,則Y?輸出低電平。門電路，G?為CMOS門電路。試寫出Y,和Y?的邏輯表達式。[北京理工大學2006研]圖3-39圖3-40 最多可驅動6個三輸入與非門。綜上，該與非門可驅動6個三輸入與非門。4.1復習筆記數字電路分成兩大類，一類稱為組合邏輯電路，另一類稱為時序邏輯電路。組合邏輯電路的工作特點：任意時刻的輸出僅僅取決于該時刻的輸入，與電路原來的狀態(tài)無關。組合邏輯電路的一般框圖如圖4-1所示，其輸出與輸入之間的邏輯關系可用邏輯函數來描述，即式中，A,A?….A為輸入變量。圖4-1組合邏輯電路的一般框圖組合邏輯電路的電路特點：①輸出、輸入之間沒有反饋延時通路；②電路中不含有記憶功能的元件。一、組合邏輯電路的分析分析組合邏輯電路的目的是確定其邏輯功能。分析的步驟大致如下：(1)根據邏輯電路，從輸入到輸出，寫出各級邏輯函數表達式，直到寫出最后輸出端與輸入信號的邏輯函數表達式；(2)將各邏輯函數表達式化簡和變換，以得到最簡單的表達式；(3)根據簡化后的邏輯表達式列出真值表；(4)根據真值表和簡化后的邏輯表達式對邏輯電路進行分析，最后確定其功能。二、組合邏輯電路的設計組合邏輯電路的設計與分析過程相反，通常要求電路簡單，所用器件的種類和每種器件的數目盡可能少。電路的實現可以采用小規(guī)模集成門電路、中規(guī)模組合邏輯器件或者可編程邏輯器件。組合邏輯電路的設計步驟大致如下：(1)明確實際問題的邏輯功能，并確定輸入、輸出變量數及表示符號；(2)根據對電路邏輯功能的要求，列出真值表；(3)由真值表寫出邏輯表達式；(4)簡化和變換邏輯表達式，從而畫出邏輯圖。三、組合邏輯電路中的競爭冒險1.產生競爭冒險的原因由于邏輯門的延遲時間對電路產生影響，使得當一個邏輯門的兩個輸入端的信號同時向相反方向變化時，其變化的時間產生差異的現象，稱為競爭。由于競爭而可能產生輸出干擾脈沖的現象稱為冒險。值得注意的是，有競爭現象不一定都會產生干擾脈沖。在一個復雜的邏輯系統(tǒng)中，由于信號的傳輸路徑不同，或者各個信號延遲時間的差異、信號變化的互補性以及其他一些因素，很容易產生競爭冒險現象。因此在電路設計中應盡量減小冒險產生。2.消去競爭冒險的方法(1)發(fā)現并消去互補相乘項令邏輯式某些變量的取值為0或1,當最簡表達式中含有互補乘積項(如AA),若直接根據這個邏輯表達式組成邏輯電路，則可能出現競爭冒險。因此，應當先消去互補乘積項，根據消去后的表達式組成邏輯電路就不會出現競爭冒險。(2)增加乘積項以避免互補項相加為L.=,BC腿。當A=B=1時，表達式為L=C+C+1,不會只出現互補項相加的情況，從而消除了競爭冒險。(3)輸出端并聯電容器如果邏輯電路在較慢速度下工作，為了消去競爭冒險產生的干擾窄脈沖，可以在輸出端并聯一個濾波電容，其容量在4～20pF之間。電容對窄脈沖起到平波的作用，使輸出不會出現邏輯錯誤，但同時也使輸出波形上升沿或下降沿變得緩慢。除了以上方法外，現在還可以借助計算機進行時序仿真，檢查電路是否存在競爭冒險現象。四、若干典型的組合邏輯集成電路1.編碼器用一個二進制代碼表示特定含義的信息稱為編碼。具有編碼功能的邏輯電路稱為編碼器。如圖4-2為二進制編碼器的結構圖，它有n位二進制碼輸出，與2n個輸入相對應。圖4-2二進制編碼器結構框圖①普通編碼器4線-2線編碼器真值表如表4-1所示，任何時刻Io～I?中只能有一個取值為1,并且有一組對應的二進制碼輸出。如果Io~I?中有2個或2個以上的取值同時為1,輸出會出現錯誤編碼。因此必須根據輕重緩急，規(guī)定好這些控制對象允許操作的先后次序，即優(yōu)先級別。識別這類請求信號的優(yōu)先級別并進行編碼的邏輯部件稱為優(yōu)先編碼器。②優(yōu)先編碼器488線-2線優(yōu)先編碼器真值表如表4-2所示，由表可以可知Io～I?的優(yōu)先級別，高低次序依次為I?、I?、I?、Io,優(yōu)先編碼器允許2個以上的輸入同時為1,但只對優(yōu)先級別比較高的輸輸輸出。?0x01000100110101?Y1600100001001001101612.譯碼器/數據分配器(1)譯碼器的定義與功能二進制譯碼器的結構圖如圖4-3所示，它具有n個輸入端，2n個輸出端和1個使能輸入端。表4-3為2線-4線譯碼器真值表。2個輸入變量Ai、Ao共有4種不同狀態(tài)組合，因而譯碼器有4個輸出信號,并且輸出低電平有效。表4-32線-4線譯碼器真值表輸入輸入輸出EAAYY1××11110000111001101101011010111110輸出圖4-3二進制譯碼器結構圖(2)數據分配器3.數據選擇器(1)數據選擇器的定義與功能以4選1數據選擇器為例，其邏輯圖如圖4-4,功能表如表4-4。為了對4個數據源進行選擇，使用2位地址碼輸入S?So,產生4個地址信號，由S?So等于00、01、10、11分別控制4個與門的開閉。任何時候S?So只有一種可能的取值，所以只有一個與門打開，使對應的那一路數據通過，送達Y端。使能輸入端E是低電平有效，當E=1時，所有與門都被封鎖，無論地址碼是什么,Y總是等于0;當E=0時，封鎖解除，由地址碼決定哪一個與門打開。表4-44選1數據選擇器功能表輸出EY1x×0001I010011,圖4-44選1數據選擇器邏輯圖同理，可以構成更多輸入通道的數據選擇器。被選數據源越多，所需地址碼的位數也越多，若地址輸入端為n,可選輸入通道為2。(2)數據選擇器的擴展①位的擴展如果需要選擇多位數據時，可由幾個1位數據選擇器并聯組成，即將它們的使能端連在一起，相應的選擇輸入端連在一起。②字的擴展可以把數據選擇器的使能端作為地址選擇輸入。4.數值比較器(1)數值比較器的定義與功能數值比較器是對兩個二進制數A、B進行比較的邏輯電路，比較結果有A>B、A<B以及A=B三種情況。①1位數值比較器當A和B都是1位數時，它們只能取0或1兩種值。1位數值比較器的邏輯圖如圖4-5所示，真值表如表4-5所示，由真值表得到邏輯表達式表4-51位數值比較器真值表輸人ABF...FF...010000100000010101010010111011圖4-51位數值比較器的邏輯圖②2位數值比較器當高位(AI、B1)不相等時，無需比較低位(Ao、Bo),兩個數的比較結果就是高位比較的結果。當高位相等時，兩數的比較結果由低位比較的結果決定。2位數值比較器的邏輯圖如圖4-6所示，真值表如表4-6所示。F表4-62位數值比較器真值表FFAF...x10x0110010圖4-62位數值比較器邏輯圖5.算術運算電路(1)半加器和全加器半加器和全加器是算術運算電路中的基本單元，它們是完成1路稱為半加器。兩個1位二進制的半加運算可用表4-7所示的真值表表示，其中A、B是兩由表達式得出半加器的組成，邏輯圖和符號如圖4-7(a)(b)所示。表4-7半加器真值表輸入輸出ABCS000010110011110(a)邏輯圖(b)半加器符號圖4-7半加器②全加器根據全加器的功能，可列出它的真值表，如表4-8所示。其中A和B是被加數和加數，Ci由表達式得出全加器的組成，邏輯圖和符號如圖(a)(b)。表4-8全加器真值表ABC00000101100110100101110111(a)邏輯圖(b)全加器符號圖4-8全加器(2)多位數加法器①串行進位加法器若有多位數相加，則可采用并行相加串行進位的方式來完成。圖4-9為2個4位二進制數相加。將低位的進位輸出信號接到高位的進位輸入端，因此，任意1位的加法運算必須在低1位的運算完成之后才能進行，這種進位方式稱為串行進位。這種加法器電路簡單，但運算速度慢。②超前進位加法器每位的進位只由加數和被加數決定，而與低位的進位無關。超前進位加法器大大提高了運算速度，但隨著加法器位數的增加，超前進位邏輯電路越來越復雜。圖4-94位串行進位全加器(3)減法運算減法運算的原理是將減法運算變成加法運算進行的。若n為二進制的原碼為N原，則與它對應的2的補碼為N補=2"-N原，兩個數相減A-B碼并減2"完成。五、組合可編程邏輯器件1.PLD的結構、表示方法及分類(1)PLD的一般框圖如圖4-10(a)所示，與陣列和或陣列是它的基本組成部分。圖(b)為PLD的基本電路結構。(a)一般框圖(b)基本電路結構圖4-10PLD結構圖(2)PLD的表示方法①連接方式交叉點單元的連接符號如圖4-11所示。硬線連接單元硬線連接單元被編程接通單元被編程擦除單元②基本門電路的表示方式PLD中基本門電路符號如圖4-12所示。BkkrAABB(a)與門(b)或門(c)輸出恒等于0的與門(d)輸出為1的狀態(tài)(e)輸入緩沖器(f)三態(tài)輸出緩沖器圖4-12基本門電路的符號2.組合邏輯電路的PLD實現任何組合邏輯關系都可以變換成與或表達式，因此通過PLD的與、或陣列可以實現任何一個邏輯函數。4.2課后習題詳解4.1組合邏輯電路的分析4.1.1寫出如圖4-13所示電路對應的真值表。圖4-13真值表如表4-9(a)所示。表4-9(a)ABCL4BCL0001100011011010111111111L=Z?+ABC=ABC+ABC+ABC=ABOC+ABC=真值表如表4-9(b)所示。表4-9(b)ALAC10111111111114.1.2組合邏輯電路及輸入波形(A、B)如圖4-14所示，試寫出輸出端的邏輯表達式并畫出圖4-14輸出波形如圖4-15所示。圖4-154.1.3設有四種組合邏輯電路，它們的輸入波形(A、B、C、D)如圖4-16(a)所示，其對應的圖4-16表4-10卡諾圖如圖4-17所示。圖4-19圖4-17X=AB+BD+ACD+ABC4.1.4試分析圖4-18所示邏輯電路的功能。圖4-18L=(AOB)田(COD)真值表如表4-11所示。表4-114BLABCDL0001000100110010001101000001011101111000010110110101110101111110電路功能：奇校驗電路，當輸入奇數個1時，輸出為1,否則輸出為0。4.1.5邏輯電路如圖4-19所示，試分析其邏輯功能。L?=A+B=AB真值表如表4-12所示。4ABL1111111表4-12因此，該邏輯電路為1位數值比較器。4.1.6試分析圖4-20所示邏輯電路的功能。圖4-20解：邏輯輸出函數為：真值表如表4-13所示。表4-13ABS00000001100101001101100101101100011111111電路功能：由真值表可以看出該電路為1位數全加器。其中A、B表示加數，表示低位4.1.7分析圖4-21所示邏輯電路的功能。解：邏輯輸出函數為真值表如表4-14所示。圖4-21S,=A,田B?田A?B。表4-14S00000000000110000010100000110110100010001011101101100011110111000010010011001010110010110011100001110110011101001110111電路功能：可看成兩位二進制加法器，其中A?Ao、B?Bo表示加數，A?和B?為高位S?So表4.1.8分析圖4-22所示邏輯電路的功能。圖4-22真值表如表4-15所示。表4-15ABCDLLLLF00001000000110000001001110001101100010001010010101000011000110011100100100000010100100000101001111101101101110001011110101001111000111111100101電路功能：當ABCD表示的二進制數不大于9時，輸出L?L?L?Li的恰為1001(十進制數9)-ABCD,輸出F=0;當ABCD表示的二進制數大于9時，輸出F=1,代表輸入超出范圍，電路輸出偽碼。故該電路功能是計算十進制數9的補碼。4.2組合邏輯電路的設計4.2.1試用2輸入與非門設計一個3輸入的組合邏輯電路。當輸入的二進制碼小于3時，輸出為0;輸入大于等于3時，輸出為1。解：(1)假設輸入變量為ABC,輸出變量為F,真值表如表4-16所示。ABCFABCF00001001001 0101101001010111111(2)用卡諾圖化簡輸出函數，卡諾圖如圖4-23(a)所示。圖4-23(3)F=A+BC=ABC,,故邏輯電路圖如圖4-23(b)所示。4.2.2試設計一個4位的奇偶校驗器，即當4位數中有奇數個1時輸出為0,否則輸出為1?？梢圆捎酶鞣N邏輯功能的門電路來實現。解：(1)假設輸入變量為ABCD,輸出變量為L,真值表如表4-17所示。表4-174DLA屋CDL001100000101001101010101011110110011●0●110111110001100111111111111011(2)用卡諾圖化簡輸出函數，卡諾圖如圖4-24(a)所示。圖4-24故邏輯電路圖如圖4-24(b)所示。4.2.3試設計一個4輸入、4輸出邏輯電路。當控制信號C=0時，輸出狀態(tài)與輸入狀態(tài)相反；C=1時，輸出狀態(tài)與輸入狀態(tài)相同?？梢圆捎酶鞣N邏輯功能的門電路來實現。解：(1)輸入變量有四個，設為A?A?A?Ai,控制信號為C,輸出變量有四個，設為B?B?B?Bi,(2)用同或門實現較為簡單，邏輯電路如圖4-25所示。圖4-254.2.4試設計一可逆的4位碼轉換電路。當控制信號C=1時，它將8421碼轉換為格雷碼；C=0時，它將格雷碼轉換為8421碼。可以采用任何門電路來實現。解：(1)假設輸入變量為X?X?X?Xo,控制變量為C,輸出變量為Y?Y?Y?Yo,真值表如表xX8b0000000000000001000100010010001100110011001000100100011001110101011101100110010101000111010001011000110011111001110111101010111111001011111011011100101010001101101110011101001111111110001010B?B?S8B?B?S8化簡得：b?=(X,X?X?+X,X?X?+X?X?X?+X,X (3)邏輯電路圖如圖4-27(b)所示。圖4-27(b)4.2.5試設計一組合邏輯電路，能夠對輸入的4位二進制數進行求反解：(1)假設輸入變量為ABCD,,輸出變量為Y3Y?Y?Yo,真值表如表4-19所示。輸入輸ABCD000000000001111100101110001010100001011011011010100111100110001C00001011010011001100110000010100111100101110001DBDB圖4-28(a)(3)由卡諾圖可知：故邏輯電路圖如圖4-29(b)所示。圖4-29(b)4.2.6試設計一個電路，能實現表4-20所示的邏輯功能，選用合適的SSI門電路時，盡可能做到種類少，數目少。表4-20ABCLABCL0000110010001101011001010110100110111100解：(1)根據真值表可畫出卡諾圖，如圖4-30(a)所示。圖4-30(a)(2)需要1個異或門、3個反相器、2個與門、1個或門，邏輯電路圖如圖4-30(b)所示。圖4-30(b)