《電子系統(tǒng)集成設(shè)計(jì)導(dǎo)論》課件第3章

3.1CMOS反相器3.2存儲(chǔ)器和I/O電路3.3數(shù)?；旌螦SIC概略3.4ASIC半定制技術(shù)3.5平面規(guī)劃與布局布線3.6IC版圖設(shè)計(jì)與電氣規(guī)則3.7IC版圖格式課程設(shè)計(jì)習(xí)題第3章ASIC晶體管級(jí)電路及版圖設(shè)計(jì)

3.1CMOS反相器

反相器是所有數(shù)字專用集成電路，包括門陣列和標(biāo)準(zhǔn)單元的最基本單元。它很有代表性，以CMOS為例的反相器設(shè)計(jì)如圖3-1所示。注意，這里上拉P管和下拉N管的溝道長(zhǎng)度相等；而P管的寬度卻是N管寬度的2倍以上。設(shè)計(jì)一個(gè)CMOS反相器可以采取行為描述，門級(jí)邏輯結(jié)構(gòu)和物理版圖等形式。對(duì)于綜合成晶體管電路的情況，還有一種以前常用的形式是棒形圖，它介于邏輯與物理結(jié)構(gòu)之間，此處從略。圖3-1反相器的電路符號(hào)、晶體管電路和版圖形式為了提高設(shè)計(jì)和制造技術(shù)，必須從反相器這個(gè)級(jí)別開始深入研究其工作原理及其性能。與非門、或非門、異或門以及更加復(fù)雜電路的全部電氣特性幾乎都可以將反相器的分析結(jié)果外推而得到。

目前，CMOS結(jié)構(gòu)工作可靠，但是由其組成的數(shù)字電路面積和/或速度并非最優(yōu)化。之所以CMOS在目前得到最廣泛的采用，除了工藝原因之外，其優(yōu)勢(shì)就是目前邏輯綜合工具比較容易實(shí)現(xiàn)綜合，設(shè)計(jì)師可以將優(yōu)化的注意力集中在邏輯電路以上的設(shè)計(jì)過程中。

第2章已經(jīng)介紹過CMOS反相器的結(jié)構(gòu)和工藝。下面主要討論CMOS反相器的靜態(tài)特性、動(dòng)態(tài)特性、功耗和速度等。最后再介紹一下新的BiCMOS反相器設(shè)計(jì)。3.1.1反相器靜態(tài)特性

第2章討論過的MOS晶體管是反相器的基礎(chǔ)。數(shù)字電路的一個(gè)重要指標(biāo)是確保電路正常工作的抗噪聲能力。通過分析反相器，可以透視數(shù)字電路底層的基本特征。噪聲無(wú)處不在，數(shù)字電路中的噪聲是指在邏輯節(jié)點(diǎn)上出現(xiàn)不希望有的電壓或電流的波動(dòng)。噪聲可以通過多種途徑進(jìn)入信號(hào)電路。如圖3-2所示，在集成電路中兩條相鄰的線之間形成了耦合電容和互感。這樣，一條線上正常的電壓電流變化就會(huì)耦合到另外一條線上。電路抗干擾能力的一個(gè)主要指標(biāo)就是噪聲容限(NoiseMargin)，又稱電壓容限(VoltageMargin)。圖3-2反相器及噪聲引入途徑為使電路可靠工作，對(duì)于多次級(jí)聯(lián)的電路來說，0與1之間電平轉(zhuǎn)換的可靠性至關(guān)重要，這同樣涉及到噪聲容限這一基本問題。

以最簡(jiǎn)單的反相器為例，在工藝及門結(jié)構(gòu)一定的情況下，其輸入輸出特性曲線(VTC—VoltageTransferCharacteristic，又稱電壓轉(zhuǎn)移特性曲線)一定，如圖3-3所示。圖3-3反相器輸入輸出特性曲線結(jié)合圖3-3曲線和圖3-4的示意圖進(jìn)行分析可知，其每單級(jí)輸出的高電平1將位于VOHmin與VDD之間。而對(duì)于下一級(jí)輸入電平而言，只要求位于VIHmin與VDD之間，就能保證1輸入時(shí)的可靠工作。這樣在VOHmin與VIHmin之間就產(chǎn)生了一個(gè)可靠的緩沖帶，這個(gè)緩沖帶就稱之為高電平噪聲容限(如圖3-4所示)，即

NMH=VOhmin?-VIHmin

同樣，其每單級(jí)輸出的低電平0位于VOLmax與VSS之間。而對(duì)于下一級(jí)輸入電平而言，只要求位于VILmax與VSS之間，就能保證0輸入時(shí)的可靠工作。這樣在VOLmax與VILmax之間也有一個(gè)低電平狀態(tài)下的直流噪聲容限，即

NML=VIlmax?–VOLmax圖3-4反相器直流噪聲容限電路與系統(tǒng)工作的不穩(wěn)定在很多場(chǎng)合都是由噪聲引入的。電源波動(dòng)、電容耦合、芯片的不適當(dāng)外連接都會(huì)引起噪聲。噪聲容限就是對(duì)抗噪聲的一種內(nèi)在能力大小的度量，所以噪聲容限以大些為好。

在當(dāng)前普遍采用的三類數(shù)字電路工藝(TTL，ECL，

CMOS)中，CMOS的噪聲容限最好，如果VSS=0，則其

NML≈(0.3-0.0)VDD=0.3VDD，NMH≈(1.0?-0.7)VDD=0.3VDD。歸納起來，噪聲容限主要用來對(duì)抗以下幾種不利變化：

(1)供電回路中的耗能電阻性壓降導(dǎo)致邏輯門之間的地電平不同。

(2)各邏輯門溫度的不同造成各邏輯門的門限電平不同。

(3)電流跳變?cè)诨芈冯姼猩闲纬傻貜?，引起各邏輯門的地電平不同。

(4)攻擊線對(duì)受害線的串?dāng)_，形成受害線上的噪聲干擾。

(5)單一網(wǎng)絡(luò)的傳輸線效應(yīng)引起的反射/振鈴，造成的信號(hào)失真。3.1.2反相器動(dòng)態(tài)特性

這里主要討論反相器的門延遲特性。

門的傳播延遲(PropagationDelay)定義為

τp=τout?-τin

其含義是信號(hào)波形上的某一點(diǎn)在時(shí)刻τin時(shí)處于數(shù)字邏輯門的輸入端，在τout時(shí)則出現(xiàn)在數(shù)字邏輯門的輸出端。比較嚴(yán)格度量的定義則是，以反相器為例，記從反相器輸入信號(hào)下降邊中部到輸出信號(hào)上升邊中部的延遲為τpr；與此相對(duì)應(yīng)的還有下降邊延遲為τpf。人們將上升延遲τpr和下降延遲τpf的再次平均值作為門的傳播延遲τp，它反映了該門輸出對(duì)輸入變化總的平均響應(yīng)速度。測(cè)量門延遲的常規(guī)做法是用奇數(shù)(例如5)個(gè)反相器組成環(huán)形振蕩器(RingOscilator)，測(cè)量其振蕩頻率后再根據(jù)公式求解得到。但是特別需要注意的是，實(shí)際門的工作頻率可能比計(jì)算得出的頻率(門延遲的倒數(shù))要低50倍以上，這些門的實(shí)際工作頻率遠(yuǎn)遠(yuǎn)達(dá)不到測(cè)量出的振蕩頻率。這是因?yàn)橐话銓?shí)際工作的門不是反相器，這些門不像環(huán)形振蕩器中反相器那樣只有一個(gè)扇入和一個(gè)扇出；而且實(shí)際門之間互連線也更復(fù)雜，從而寄生負(fù)載很重的緣故。門延遲的大小與工藝的不同有關(guān)。但同一工藝，不同的門，甚至同一個(gè)門的上升邊和下降邊也不一樣。這一現(xiàn)象采用RC等效電路分析技術(shù)不難證明。

(1)以反相器INV為例，如果上拉P管和下拉N管的面積相等，則輸出端0→1躍變的速度是1→0躍變速度的1/2～1/3。為了使速度相等，P管之寬應(yīng)為N管之寬的2～3倍。

(2)與非門NAND的下拉管是串聯(lián)的，因此其等效電阻是INV的2倍，即2Rn。為了實(shí)現(xiàn)與反相器的等延遲，需要其N管寬度為INVN管寬度的兩倍。

(3)或非門NOR則是上拉管需要變寬的問題。但因?yàn)楸緛鞵管就應(yīng)該寬，所以NOR為了等延遲，其P管大約應(yīng)為6倍INV的N管之寬。門的扇出是指該門輸出驅(qū)動(dòng)端所接的負(fù)載門的總數(shù)N。

門的扇入是指該門輸入端所并接門的個(gè)數(shù)M。

門的延遲是扇入、扇出數(shù)目的函數(shù)。大扇出必然形成大的負(fù)載電容；大扇入增加了電路復(fù)雜度，也對(duì)電路的時(shí)序造成負(fù)面影響。3.1.3反相器功耗和速度

理想情況下的CMOS的靜態(tài)功耗很小，主要是漏電流所致。除了靜態(tài)功耗外，還有開關(guān)狀態(tài)下的動(dòng)態(tài)功耗。動(dòng)態(tài)功耗分為兩類：一類是電容充放電造成的；一類是P管和N管同時(shí)導(dǎo)電造成直接通路時(shí)的短路電流。記CMOS反相器的電源供電電壓為高電平VDD，低電平VSS，負(fù)載電容為CL，以下我們主要討論電容影響。

CMOS門功耗特性如下式所示：

EC=

CL(VDD-VSS)2

如上式所示，反相器在一次電平轉(zhuǎn)移中消耗的能量只與負(fù)載電容和電壓之差的平方有關(guān)。記一次轉(zhuǎn)移(周期延遲)時(shí)間為T0，由于能量/時(shí)間即EC/T0=P(功耗)，而如果取最壞情況充放電周期為T(其中充電T/2，放電T/2)，則此時(shí)的功耗級(jí)為

從而功耗周期延遲積(P×T，PDP—PowerDelayProduct，又稱為速度功耗積(SPP，SpeedPowerProduct))為

CL(VDD-VSS)2它實(shí)質(zhì)上還是能量量綱。P×T維持常數(shù)意味著當(dāng)電壓電容一定的情況下，即電平轉(zhuǎn)移耗能一定時(shí)，欲高速工作(T小)，則功耗P大；欲降低功耗P，則需將實(shí)際的T加大。P×T積只與電容和電壓有關(guān)，特別是與電壓的平方成正比。這一物理現(xiàn)象指出了降低功耗P的最有效途徑。

從P×T積的角度，降低電壓或者采用細(xì)線條工藝都有利于降低P×T而無(wú)害。但是事實(shí)上這將會(huì)加重其他方面的問題，例如噪聲容限等。在反相器的設(shè)計(jì)中，如果單純是為了提高門的極限速度，對(duì)于主要的影響因素，可采取如下措施。

(1)減少負(fù)載電容CL，包括門、互連和扇出電容總和。加速信號(hào)前沿和后沿的關(guān)鍵就在于要盡量減小電容的充放電時(shí)間常數(shù)。

(2)提高管子的寬長(zhǎng)比W/L，即降低導(dǎo)通電阻。因?yàn)閃/L就是方塊電阻的方塊數(shù)大小。但需提醒的是，此舉可能導(dǎo)致電容變大，包括擴(kuò)散層電容和柵極電容。

(3)提高電源電壓VDD，加快充放電速度。需要注意的是，目前有一個(gè)降低電源電壓的趨勢(shì)，例如降為3.3V或更低。這樣，不僅減少電場(chǎng)效應(yīng)造成的干擾，而且可以降低功耗。

因此，在門的速度、低功耗以及其他需求之間需要進(jìn)行折衷選擇。3.1.4BiCMOS反相器

如同ECL和CMOS的門一樣，BiCMOS的反相器也有不同的結(jié)構(gòu)形式，每一種的性能都會(huì)有些不同。在圖3-5中我們給出BiCMOS門的一種形式。通過對(duì)一種形式的分析，可以掌握其基本概念和工作原理。圖3-5通用BiCMOS門結(jié)構(gòu)當(dāng)輸入為高時(shí)，NMOS管M1接通，從而引起Q1導(dǎo)通，而此時(shí)M2和Q2關(guān)斷，結(jié)果是總的輸出為低電平。反之，當(dāng)輸入電壓Vin為低電平時(shí)，將引起M2和Q2導(dǎo)通，M1和Q1關(guān)斷，結(jié)果是總的輸出為高電平。在靜態(tài)情況下Q1和Q2始終不應(yīng)該同時(shí)導(dǎo)通，從而功耗會(huì)很低。在該BiCMOS結(jié)構(gòu)中，采用TTL推挽做為輸出級(jí)，輸入級(jí)和倒相級(jí)用MOS實(shí)現(xiàn)，從而不僅獲得了大的電流驅(qū)動(dòng)能力，而且也保持了CMOS的高輸入阻抗的優(yōu)點(diǎn)。在雙極晶體管基極被關(guān)斷過程中，所設(shè)計(jì)的阻抗Z1、Z2就顯得非常必要，它們構(gòu)成了釋放基極電荷的放電通路。例如輸入端出現(xiàn)由高到低的跳變，M1首先被關(guān)斷；而為了關(guān)斷Q1，其基極上的電荷必須盡快釋放掉，此時(shí)靠的就是Z1。添加這一電阻，不僅降低了跳變時(shí)間，而且同時(shí)還降低了功耗。因?yàn)?，在跳變過程中會(huì)出現(xiàn)瞬間的Q1和Q2同時(shí)導(dǎo)通，這樣在VDD和Gnd之間就形成短暫的電流通路，其電流尖峰會(huì)很大，對(duì)功耗和電源噪聲將會(huì)造成嚴(yán)重的影響。因此，一個(gè)極其重要的原則就是將需要關(guān)斷的器件關(guān)斷得越快越好。通過分析，可以推導(dǎo)出下列電壓轉(zhuǎn)移特性曲線(VTC)。首先，電路的邏輯擺幅比電源電壓要小。先考察高電平情況，當(dāng)Vin為0時(shí)，PMOS管M2導(dǎo)通，使得Q2的基極為VDD。此時(shí)，Q2相當(dāng)于一個(gè)射極跟隨器，這時(shí)的Vout上升到最大，即輸出高電平VOH=VDD-VBE(on)。

輸出低電平VOL的情況與此相似，當(dāng)Vin為高電平時(shí)，M1導(dǎo)通,只要Vout大于VBE(on)，Q1將保持導(dǎo)通。一旦Vout到達(dá)VBE(on)，Q1關(guān)斷，這時(shí)VOL等于VBE(on)。當(dāng)然，如果時(shí)間允許，輸出電壓Vout最終將會(huì)通過放電到達(dá)地電平。設(shè)想經(jīng)過一段時(shí)間后Q1已關(guān)斷，到地的通路則為M1

Z1。由于這一通路的高阻值，放電將持續(xù)較長(zhǎng)時(shí)間，所以假設(shè)此時(shí)VOL=VBE(on)較為合理。這樣，整個(gè)電壓的擺幅降低為VDD-2VBE(on)。它不僅降低了噪聲容限，還增加了功耗。假設(shè)圖3-5具有單個(gè)BiCMOS同類門扇出，如果Vin=0，其輸出電壓為VDD-VBE(on)，無(wú)法將后續(xù)門的PMOS管真正完全關(guān)斷，因?yàn)閂BE(on)約等于PMOS管的閾值電壓。這就形成了靜態(tài)漏電流Ileakage，從而引起功耗。人們對(duì)此提出過不少解決方案，為的是使門的邏輯擺幅盡可能接近或等于電源電壓，但電路復(fù)雜度隨之增加(詳見參考文獻(xiàn)——甘學(xué)溫所著《數(shù)字CMOSVLSI分析與設(shè)計(jì)基礎(chǔ)》)。除了上述差別之外，BiCMOS反相器的VTC則和CMOS的VTC非常相似。

BiCMOS的傳播延遲由兩個(gè)因素造成：

(1)雙極晶體管的導(dǎo)通和關(guān)斷。

(2)負(fù)載電容的充放電。

飽和晶體管基區(qū)電荷的充電和放電需要很長(zhǎng)的時(shí)間，嚴(yán)重地制約了門的速度，所以最要緊的是設(shè)法使雙極晶體管遠(yuǎn)離飽和區(qū)。BiCMOS門的一個(gè)精彩之處就是其結(jié)構(gòu)可以防止Q1和Q2進(jìn)入飽和區(qū)。它們要么是截止，要么是前向有源模式。例如，對(duì)于高電平輸出VOH的情況，Q2處于前向有源模式，PMOS晶體管M2等效為電阻，確保Q2的集電極電壓總是高于其基極電壓。另外，當(dāng)輸出為低時(shí)，M1等效于在晶體管Q1集電極和基極之間的一個(gè)電阻，阻止了器件的進(jìn)一步飽和。這樣，基極電荷保持在較小值，使得器件的開關(guān)速度加快。根據(jù)上述分析，一般認(rèn)為影響B(tài)iCMOS門速度的主要因素是電容的充放電。為了分析反相器的瞬態(tài)特性，假設(shè)電容主要是負(fù)載電容CL。首先考慮輸出由低到高的跳變，可以根據(jù)圖3-5畫出等效電路。此時(shí)M1已經(jīng)關(guān)斷，Q1隨著基極電荷經(jīng)由Z1放電也徹底關(guān)斷。負(fù)載電容CL經(jīng)由M2、Q2組成的電流放大器充電，M2的源極電流饋入Q2的基極，再乘以Q2的βF(假設(shè)Q2工作在前向有源區(qū))。這樣就形成了大的充電電流(βF+1)(VDD-VBE(on)-Vout)

/Ron(設(shè)PMOS管的等效導(dǎo)通電阻為Ron)。輸出由高到低的等效電路與之相似，M2被關(guān)斷，Q2經(jīng)Z2也被關(guān)斷。M1、Q1又一次組成βF電流放大器。設(shè)NMOS管M1的

等效導(dǎo)通電阻為Ron，則放電電流為(βF+1)(Vout-VBE(on))/Ron(假設(shè)Ron<<Z1)。這種電流放大系數(shù)使得BiCMOS對(duì)于大負(fù)載電容的效果要比CMOS好得多。

總之，BiCMOS反相器具有靜態(tài)CMOS的大多數(shù)優(yōu)點(diǎn)，例如噪聲容限大、輸入阻抗高、功耗低、集成度高等。而且，由于采用雙極推挽級(jí)輸出，它比起CMOS來說，具有極好的大電流驅(qū)動(dòng)容性負(fù)載的能力，從而速度較快。其缺點(diǎn)是增加了門的復(fù)雜度，工藝也更復(fù)雜，造價(jià)也隨之提高。

3.2存儲(chǔ)器和I/O電路

3.2.1存儲(chǔ)器

在設(shè)計(jì)一個(gè)完整的片上數(shù)字系統(tǒng)時(shí)，存儲(chǔ)器將占芯片相當(dāng)可觀的一大塊面積。有人經(jīng)過計(jì)算指出，將來SOC中存儲(chǔ)器的面積將占芯片總面積的90%以上。對(duì)于由多種模塊組成的SOC，片內(nèi)存儲(chǔ)器可以分為通用存儲(chǔ)區(qū)、共享存儲(chǔ)區(qū)、專用存儲(chǔ)區(qū)三種。用于存儲(chǔ)布爾量的存儲(chǔ)電路，主要是利用正反饋維持或電容存儲(chǔ)。片上存儲(chǔ)的優(yōu)點(diǎn)是可以減少外圍電路；缺點(diǎn)是占面積太大，這往往是設(shè)計(jì)師最傷腦筋的事。無(wú)論是片內(nèi)存儲(chǔ)還是片外存儲(chǔ)，控制電路總是必不可少的，需要設(shè)計(jì)師精心設(shè)計(jì)，因?yàn)樗苯佑绊懴到y(tǒng)的性能、功耗和可靠性等。在流行的微處理器芯片中，高速緩存(Cache)屬于通用存儲(chǔ)機(jī)制，占據(jù)芯片面積的一大半，并且還有繼續(xù)增加的趨勢(shì)。Cache追求速度快，一般采用的是移位寄存器組成的位并行讀寫寄存器堆，比算術(shù)邏輯單元中的寄存器組規(guī)模要大。與處理器有關(guān)的存儲(chǔ)器，從最內(nèi)核到最外層的海量存儲(chǔ)器，其規(guī)律是速度越來越慢，占面積越來越大，訪問頻率越來越低。同時(shí)，這些存儲(chǔ)器的物理位置也越來越多地從片內(nèi)轉(zhuǎn)移到片外。對(duì)于基于PCB板的數(shù)字系統(tǒng)，例如DSP系統(tǒng)、工作站、微計(jì)算機(jī)系統(tǒng)，采用1GB的內(nèi)存(內(nèi)總線可訪問存儲(chǔ)器)已經(jīng)很平常，其原因就是完成數(shù)字?jǐn)?shù)據(jù)處理總難免要面臨非常巨大的數(shù)據(jù)量。本章以半導(dǎo)體電路存儲(chǔ)器為主進(jìn)行討論。

1．分類

半導(dǎo)體存儲(chǔ)器的分類如表3-1所示。

我們主要關(guān)心的都屬于半導(dǎo)體存儲(chǔ)器。目前的種類有：

(1)?SRAM—態(tài)隨機(jī)存儲(chǔ)器，包括雙端口SRAM。

(2)?DRAM—?jiǎng)討B(tài)隨機(jī)存儲(chǔ)器，包括三管DRAM和單管DRAM。

(3)?FIFO/LIFO—一類非隨機(jī)的順序存取存儲(chǔ)器，其花樣繁多。

(4)?EPROM—一類非揮發(fā)性的可改寫只讀存儲(chǔ)器。

(5)?ROM—只讀存儲(chǔ)器。

(6)?FLASH—閃存。每一種存儲(chǔ)器的詳細(xì)分類由表3-1給出。只讀存儲(chǔ)器采取對(duì)晶體管編程的辦法來改寫所存的數(shù)值。其中的FLASHE2PROM又稱閃存，是1984年發(fā)明的。它將EPROM和E2PROM工藝相結(jié)合，已經(jīng)變成一種最流行的結(jié)構(gòu)。它的密度與EPROM相當(dāng)，而又具有E2PROM的靈活性。其性能價(jià)格比具有很大的優(yōu)越性，

應(yīng)用日趨普遍。早期，采用0.6μm工藝的單片存儲(chǔ)規(guī)模已經(jīng)可以做到2MB，其訪問存取時(shí)間為58ns。較新的單片規(guī)模已經(jīng)達(dá)到1GB。

在基于微處理器的體系結(jié)構(gòu)中，存儲(chǔ)器是一個(gè)主要的構(gòu)件。在設(shè)計(jì)數(shù)據(jù)通路時(shí)它也是一項(xiàng)不可回避的內(nèi)容。盡管系統(tǒng)設(shè)計(jì)師在設(shè)計(jì)存儲(chǔ)器電路時(shí)，常常是調(diào)用經(jīng)過精心設(shè)計(jì)好的現(xiàn)成單元，但是弄清楚它們的工作原理有助于系統(tǒng)設(shè)計(jì)時(shí)合理地采用。在有些情況下系統(tǒng)設(shè)計(jì)師也可能要直接介入記憶單元電路的設(shè)計(jì)。存儲(chǔ)器外圍控制電路的設(shè)計(jì)會(huì)碰到許多問題，包括存儲(chǔ)陣列結(jié)構(gòu)和地址譯碼器設(shè)計(jì)。這里的首要問題是各種時(shí)序要控制得當(dāng)。第二個(gè)問題是信噪比設(shè)計(jì)，需要注意去除字線到位線之間、位線到位線之間的耦合或采取更有效的隔離措施。第三個(gè)問題是驅(qū)動(dòng)的隔離與緩沖。其他還有漏電流、成品率等指標(biāo)也需要進(jìn)行設(shè)計(jì)。

我們可以用數(shù)字組合邏輯電路來構(gòu)造記憶單元。但如果在晶體管底層結(jié)構(gòu)的級(jí)別上精心設(shè)計(jì)存儲(chǔ)思路，就可能設(shè)計(jì)出速度又快、面積又小的記憶單元。因?yàn)橛洃泦卧挠昧看?，值得花較大的工夫。現(xiàn)在大一點(diǎn)的ASIC芯片上包含適量的存儲(chǔ)器和微處理器內(nèi)核已經(jīng)越來越普遍，這一趨勢(shì)就是嵌入式SOC的一個(gè)特點(diǎn)。下面給出有關(guān)設(shè)計(jì)的舉例。

2．設(shè)計(jì)舉例

1)?SRAM單元

靜態(tài)隨機(jī)存取(SRAM)單元的原理示意圖如圖3-6所示。圖3-6SRAM單元原理示意圖

2)單管DRAM

單管1bit的動(dòng)態(tài)隨機(jī)存取(DRAM)結(jié)構(gòu)如圖3-7所示。其中存儲(chǔ)用電容的情況有所不同，可以分為兩種：三層多晶組成的疊層(Stacked)電容以及填滿多晶的溝槽(Trench)電容。

由于MOS管的高阻抗，所存儲(chǔ)的電位靠電容自然放電的時(shí)間常數(shù)RC很大，一般是毫秒數(shù)量級(jí)。為保持?jǐn)?shù)據(jù)的新鮮，采用刷新電路利用1%?的時(shí)間間隙動(dòng)態(tài)地將數(shù)據(jù)刷新?；谕瑯拥脑颍谧x取數(shù)據(jù)時(shí)，不論數(shù)據(jù)原始電平是高還是低，都需要事先將位線預(yù)充電到0.5(VH-VL)電平，判斷并完成讀取后再將原電平加以恢復(fù)。目前已經(jīng)有商品化的256MB大容量的單片DRAM。DRAM的普及使得許多系統(tǒng)設(shè)計(jì)師選用DRAM作為系統(tǒng)的大容量存儲(chǔ)器。為此就需要設(shè)計(jì)與DRAM配套的控制器電路。關(guān)于這種控制器，也已經(jīng)出現(xiàn)了許多現(xiàn)成的商品化IP核。圖3-7單管DRAM結(jié)構(gòu)圖3.2.2I/O電路

一般，CMOS電路的I/O單元需要電路設(shè)計(jì)師和IC版圖工程師共同設(shè)計(jì)完成。舉例來說，雙向I/O電路的設(shè)計(jì)如圖3-8所示。

當(dāng)輸出使能為高時(shí)，允許來自圖中左邊的芯片內(nèi)部數(shù)據(jù)可以輸出；當(dāng)使能為低時(shí)，反相器被封鎖，允許位于圖中右邊的外部數(shù)據(jù)可以輸入。圖3-8雙向I/O電路設(shè)計(jì)設(shè)計(jì)ASIC的I/O電路時(shí)需要考慮以下幾個(gè)主要問題。

(1)增大驅(qū)動(dòng)能力，降低壓擺率，使得信號(hào)上升邊陡峭而不發(fā)生退化。

(2)降低由于鍵合回路電感較大而造成的電源彈跳(Power-supplyBounce)。另一方面，為了降低電源彈跳，也要限制同時(shí)進(jìn)行開關(guān)動(dòng)作的輸出端(SSO)個(gè)數(shù)。

(3)進(jìn)行消除靜電效應(yīng)的電路設(shè)計(jì)，以免芯片在使用過程中被損壞。

(4)努力消除閂鎖效應(yīng)，以確保芯片能穩(wěn)定可靠地工作。

對(duì)于可編程ASIC，即FPGA一類器件的I/O單元，也需精心設(shè)計(jì)，其內(nèi)容包括直流輸入/輸出、交流輸入/輸出、時(shí)鐘輸入、電源輸入等。直流和交流主要是根據(jù)信號(hào)頻率和負(fù)載情況(阻性或容性)來劃分的。在實(shí)際設(shè)計(jì)FPGA時(shí)還將會(huì)面臨更多具體的問題。

3.3數(shù)?；旌螦SIC概略

系統(tǒng)設(shè)計(jì)中經(jīng)常需要采用數(shù)模混合電路。其中的模擬電路一般離不開從最底層設(shè)計(jì)做起，因此，本節(jié)簡(jiǎn)要從底層介紹模擬ASIC電路的設(shè)計(jì)。但是，除了從最底層入手之外，對(duì)于小信號(hào)模擬電路的設(shè)計(jì)，也可以采用標(biāo)準(zhǔn)單元法。如果這時(shí)將數(shù)字、模擬兩個(gè)標(biāo)準(zhǔn)單元混用，就可以進(jìn)行數(shù)模混合電路的設(shè)計(jì)。國(guó)際上，也有人一直在研究采用AHDL語(yǔ)言設(shè)計(jì)模擬信號(hào)處理用的電路和芯片。3.3.1模擬ASIC要素

1．合理選用電阻電容

在芯片內(nèi)制作電阻，尤其是電容的成本太大，而且制作的精度也難以保證。所以，在芯片設(shè)計(jì)中要盡量少用電阻和電容。舉例來說，基區(qū)擴(kuò)散電阻大約在50Ω～50kΩ/□?的范圍。有些工藝生產(chǎn)線的離散性很大，其相對(duì)誤差在(ΔR/R)<±20%之內(nèi)。關(guān)于電容，常用的PN結(jié)電容、MOS電容占芯片面積都比較大。

2．恒流源偏置設(shè)計(jì)

關(guān)于恒流源偏置電路的設(shè)計(jì)，一般原則如下：

(1)一般不直接用電阻分壓，而是用有源器件設(shè)置偏置。

(2)可以通過控制版圖器件尺寸來實(shí)現(xiàn)對(duì)偏置的要求。

(3)有源偏置電路主要采用恒流源、電壓源和電平位移電路。

①恒流源又稱電流鏡，一支路流過參考電流，其他支路跟蹤該電流(偏置相同)。

②除基本恒流源之外，還有比例恒流源、Widlar、Wilson、PNP管恒流源。

③各級(jí)之間采用直流耦合時(shí)會(huì)發(fā)生電平位移，必要時(shí)可用位移電路再加以回調(diào)。

3．復(fù)合管和差分對(duì)

在各種放大器中，復(fù)合管(達(dá)林頓管等)和差分對(duì)應(yīng)用最多。運(yùn)算放大器也應(yīng)該屬于這種類型。

4．非線性電路

模擬電路中的非線性電路名目繁多。其中，乘法器的品種多，用途也很廣。其他的還有比較器、振蕩器、鎖相環(huán)等。

5．CMOS器件

CMOS工藝可以制作各種模擬器件，應(yīng)用前途廣闊。CMOS器件有許多優(yōu)點(diǎn)，例如輸入阻抗高、功耗低、便于直接耦合等。采用開關(guān)電容制作的濾波器可以實(shí)現(xiàn)濾波，其中的器件種類包括電容、模擬開關(guān)、帶運(yùn)算放大器的積分器等。3.3.2模擬標(biāo)準(zhǔn)單元

下面，我們介紹幾種基本的模擬標(biāo)準(zhǔn)單元的電路設(shè)計(jì)，作為示例。

1．雙極型IC中兩種基本電路舉例

1)恒流源(電流鏡)

恒流源的電原理圖如圖3-9所示。

恒流源一般用于芯片內(nèi)的偏置電路，因?yàn)樾酒瑑?nèi)不宜采用大的電阻與電容來實(shí)現(xiàn)偏置。由于如圖中所示的兩個(gè)晶體管位置緊鄰且同時(shí)制作，所以其Vbc、β是一樣的。

Ir=Io+2Io/β，若β>>1，則Io≈Ir，即Io2=Io追隨Ir變化。

這一設(shè)計(jì)的不足之處是：當(dāng)β小時(shí)，Io與Ir一致性的匹配程度較差。圖3-9恒流源(電流鏡)的電原理圖

2)差分放大器

差分放大器的電原理圖如圖3-10所示。

根據(jù)上述電流鏡原理，輸出電流之差I(lǐng)1-I2就是對(duì)輸入V1-V2進(jìn)行放大的結(jié)果。

這一差分電路的主要優(yōu)點(diǎn)是它的共模抑制效果比較好。

采用這兩種基本電路，可以構(gòu)建出其他多種雙極型標(biāo)準(zhǔn)模擬單元電路。圖3-10差分放大器的電原理圖

2．MOS型IC中基本電路舉例

1)運(yùn)算放大器(即互導(dǎo)放大器)

運(yùn)算放大器的簡(jiǎn)化電原理圖如圖3-11所示。其中：

輸入：Vin=V1-V2

輸出：Iout=I4-I2≈I1-I2

放大器的互導(dǎo)：Gm∝Iout/Vin

。

在圖3-11中I4≈I1。這是因?yàn)楹懔髟措娐穼?shí)現(xiàn)了電流追隨，相當(dāng)于電流值的轉(zhuǎn)移。根據(jù)定義，有

TanhZ=

在給定的范圍內(nèi)允許近似得出

TanhZ≈Z由于Vin=V1-V2，這樣在一定的適用范圍內(nèi)，經(jīng)過推導(dǎo)再利用上述公式，可以導(dǎo)出以下比較合理有用的近似公式：

Iout≈γIbVin

或者是寫成對(duì)于一般差分對(duì)都比較有用的輸出電流與輸入電壓的關(guān)系式：

I1-I2≈γIb(V1-V2)

其中γ為一常數(shù)。圖3-11運(yùn)算放大器的簡(jiǎn)化電原理圖

2)四象限吉爾伯特(Gilbert)乘法器

四象限吉爾伯特乘法器有四個(gè)輸入/輸出參數(shù)：兩個(gè)輸入失調(diào)電壓、一個(gè)輸出失調(diào)電壓、一個(gè)乘法器增益。它的電原理圖如圖3-12所示，其示意框圖如圖3-13所示。圖3-12四象限吉爾伯特(Gilbert)乘法器電原理圖圖3-13四象限吉爾伯特乘法器示意框圖該乘法器用途十分廣泛，可用于乘法、除法、平方根、功率計(jì)、調(diào)制解調(diào)器、檢波、鑒相等功能和電路。

以其中一個(gè)N管的I3-V3關(guān)系為例，它的基本方程為

I3=Isexp((V3-VL)/VT)，其中VT=kT/q為熱電壓，Is為反向飽和電流。

參照?qǐng)D3-12，充分利用在前面運(yùn)算放大器中介紹的具有明顯物理意義的輸入/輸出近似關(guān)系式，可以推出：

I3-I4≈γI1(V3-V4)

I5-I6≈-γI2(V3-V4)

Io=(I3-I4)+(I5-I6)≈γ(V3-V4)(I1-I2)從而

Io≈βIb(V3-V4)(V1-V2)

這正是如圖3-13所示乘法器所具備的基本關(guān)系式：

Io≈α(V1-V2)(V3-V4)=α(Vx×Vy)

從而實(shí)現(xiàn)了輸出電流等于兩個(gè)輸入電壓之積的運(yùn)算。式中的α、β、γ均為不同的常參數(shù)。

為改進(jìn)該乘法器線性區(qū)并有更寬的動(dòng)態(tài)范圍，還需要做一系列的預(yù)處理工作，以便得到真正的模擬信號(hào)乘法器功能。3.3.3模擬信號(hào)處理

模擬ASIC的范圍廣，設(shè)計(jì)變數(shù)多，又十分靈活。它對(duì)工藝的依賴程度很高，往往是一個(gè)參數(shù)指標(biāo)的提高以犧牲其他的幾個(gè)參數(shù)為代價(jià)。因此，國(guó)內(nèi)外的模擬標(biāo)準(zhǔn)單元庫(kù)很少。AnaCMOSLIB是CarverMead在進(jìn)行神經(jīng)元網(wǎng)絡(luò)(NeuralNetwork)研究時(shí)開發(fā)出的一個(gè)基于CMOS工藝并充分考慮了數(shù)?；旌系哪M電路標(biāo)準(zhǔn)單元庫(kù)。庫(kù)中單元既可以彼此組合，也可以和數(shù)字單元組合，生成各種模擬電路或數(shù)/?；旌想娐?。該庫(kù)的主要特點(diǎn)是庫(kù)單元可以按等比例原則縮放；幾何設(shè)計(jì)規(guī)則與工藝無(wú)關(guān)；首先設(shè)計(jì)成適合于3～1.2

m的CMOS工藝；設(shè)計(jì)成與MOSIS工藝兼容并有多家IC廠家的流片支持。在庫(kù)單元中包括運(yùn)算放大器、積分器、微分器、模擬乘法器、加法器和濾波器等。另外，還有兩個(gè)模擬神經(jīng)元：一個(gè)視聽單元(Seehear)，它可以從提供的映像中綜合出聲音來。另一個(gè)是硅視網(wǎng)膜(SiliconRetina)單元，它可以像生物視網(wǎng)膜一樣感受光并加以處理。在庫(kù)單元中還包括了用于第三代視網(wǎng)膜和光運(yùn)動(dòng)傳感器的芯片版圖。與3.3.2節(jié)中的單元電路對(duì)應(yīng)的模擬標(biāo)準(zhǔn)單元和AnaCMOSLIB庫(kù)單元，主要適用于小信號(hào)處理電路設(shè)計(jì)。設(shè)計(jì)師可以采用半定制，即標(biāo)準(zhǔn)單元布局布線工具L-Edit/SPR進(jìn)行設(shè)計(jì)。對(duì)于庫(kù)的調(diào)用貫串于從電路繪制到版圖設(shè)計(jì)的整個(gè)設(shè)計(jì)過程。Tanner軟件中有一些現(xiàn)成的庫(kù)，其相關(guān)內(nèi)容包括：

模擬符號(hào)庫(kù)—AnaCMOS.lib；

工藝映射庫(kù)—Ana2TPR.mac；

標(biāo)準(zhǔn)版圖庫(kù)—AnaCMOSLIB.TDB；

2

m模擬標(biāo)準(zhǔn)單元庫(kù)—AnaN20u.TDB；

1.6

m模擬標(biāo)準(zhǔn)單元庫(kù)—AnaN16u.TDB。對(duì)這些庫(kù)進(jìn)行分析驗(yàn)證時(shí)，可以使用SPICE或者它的各種變形版本。

以運(yùn)算放大器為例，AnaCMOSLIB.TDB中的運(yùn)放TcAmp提供的主要開環(huán)技術(shù)參數(shù)有：

(1)開環(huán)電壓增益A：143dB。

(2)輸入失調(diào)電壓Vos：25mV。

(3)輸入失調(diào)電流Ios：<30nA。

(4)最大輸出電壓的動(dòng)態(tài)范圍：Iopp=3.3V。

(5)差模輸入電阻Rid：1.8M

。

有關(guān)模擬小信號(hào)處理及神經(jīng)網(wǎng)絡(luò)方面的詳細(xì)內(nèi)容請(qǐng)參見CarverMead于1989年所著《AnalogVLSIandNeuralSystem》一書。

3.4ASIC半定制技術(shù)

前面已經(jīng)討論過模擬ASIC電路的設(shè)計(jì)，本節(jié)主要介紹數(shù)字ASIC的設(shè)計(jì)技術(shù)。

3.4.1ASIC設(shè)計(jì)形態(tài)

ASIC是IC的一種，是面向應(yīng)用的專用芯片，其設(shè)計(jì)賴以存在的形態(tài)受到特定應(yīng)用的極大制約。同時(shí)，設(shè)計(jì)ASIC所用的EDA工具也規(guī)范了設(shè)計(jì)的方法。對(duì)設(shè)計(jì)技術(shù)的進(jìn)一步約束還來自后端的IC加工制造廠家的不同工藝。

1．IC形態(tài)分類

ASIC是一種具有專門用途的器件級(jí)芯片模塊，但是通用IC和專用IC沒有本質(zhì)上的區(qū)別。下面的分類指出，ASIC是IC的一個(gè)子集。按照自上而下的設(shè)計(jì)原則，根據(jù)電子產(chǎn)品與系統(tǒng)的總體功能劃分，ASIC應(yīng)由電路與系統(tǒng)工程師自行設(shè)計(jì)，再交由IC生產(chǎn)廠家(Foundry)加工制作。全世界每年生產(chǎn)的ASIC品種在幾萬(wàn)種以上，這些ASIC已經(jīng)成為電子信息產(chǎn)業(yè)發(fā)展的基石。

IC總的形態(tài)分類如下：

2．ASIC設(shè)計(jì)工具

1)高層系統(tǒng)設(shè)計(jì)工具

Cadence-Alta的信號(hào)處理工作站SPW；Synopsys的VHDL及VerilogHDL設(shè)計(jì)綜合器等。這些工具都可以綜合生成RTL級(jí)的電路網(wǎng)表。

2)電路設(shè)計(jì)工具

用于模擬電路設(shè)計(jì)的有：Hspice；Cadence的Spectre、Pspice；Star-Sim等。

用于數(shù)字電路設(shè)計(jì)的有：Cadence；Mentor；Innoveda等。

它們都可以輸出EDIF格式的電路網(wǎng)表。

Hspice有最好的仿真精度和慢的電路仿真速度；Pspice的功能與其相當(dāng)，但模型簡(jiǎn)單；Spectre有快的電路仿真速度、好的收斂性和比Hspice略差的仿真精度；用于數(shù)?；旌想娐吩O(shè)計(jì)的Star-Sim，具有很好的電路仿真速度。

3)版圖設(shè)計(jì)工具

Cadence；Avant!；Tanner等。它們都可以輸出CIF和GDS等格式標(biāo)準(zhǔn)的版圖。

3．ASIC加工渠道

無(wú)論是全定制還是半定制設(shè)計(jì)，都需要IC廠商來實(shí)現(xiàn)制造。由于各廠商的生產(chǎn)環(huán)境、生產(chǎn)技術(shù)水平各異，因而加工渠道就會(huì)有多種選擇?，F(xiàn)將可選擇的IC廠商列舉如下。

大陸內(nèi)地的有：模擬電路廠家有電子24所、214所等；數(shù)字電路廠家有華虹、華晶、771所、47所、772所、上華、中芯國(guó)際(SMIC)等。

大陸境外的有：韓國(guó)的金星、三星；中國(guó)臺(tái)灣的CIC、TSMC、UMC；日本的VDEC、Epson、Toshiba；美國(guó)的MOSIS、Harris、TI；歐洲的Eurochip等。3.4.2門陣列設(shè)計(jì)技術(shù)

采用門陣列方式進(jìn)行設(shè)計(jì)的理論基礎(chǔ)是：任何一個(gè)邏輯功能都可以由基本功能單元組成。而基本功能1、0、a!(這里用a!表示a的非)、ab、a+b又可以由某一個(gè)完備的邏輯函數(shù)經(jīng)過有限次同類函數(shù)的各種互連組合而完成。與非門Nand就是這樣的完備函數(shù)，而反相器Inv就不是。根據(jù)這一理論，在門陣列芯片中預(yù)制了大量由同種門組成的底層陣列。這些等待做最后互連布線設(shè)計(jì)制作的門陣列半成品，被統(tǒng)稱為母片(Master)。對(duì)于這些事先已經(jīng)完成了底層電路制造的母片，只需要根據(jù)用戶芯片內(nèi)各器件間互連關(guān)系的不同，制作不同的反刻鋁掩模版，并最終完成金屬布線。門陣列是用大量同種門單元組成的陣列，這些基本門通常采用三輸入與非門一類的完備邏輯函數(shù)。設(shè)計(jì)門陣列單元時(shí)，在排列緊密的單元行之間預(yù)留有布線通道。

門陣列的設(shè)計(jì)師與IC制造商的主要接口形式是電路網(wǎng)表。據(jù)報(bào)道，已經(jīng)有250萬(wàn)門規(guī)模的門陣列母片，仍然可以允許用戶提交電路網(wǎng)表。但是，當(dāng)工藝光刻線條越細(xì)時(shí)，這種方式越不宜采用。

1．激光布線門陣列系統(tǒng)

激光布線門陣列采用激光直寫技術(shù)。在已經(jīng)加工好的半成品母片上，布線層事先全部用鋁覆蓋。在計(jì)算機(jī)控制下根據(jù)用戶電路需要用激光有選擇地對(duì)布線層上的鋁進(jìn)行燒斷完成電路布線。下面，我們以航天772所的Lasarray激光布線門陣列系統(tǒng)為例，具體加以介紹。

1)激光直寫(DWL，DirectWritingLasarray)技術(shù)

這種工藝有如下特點(diǎn)：

(1)在進(jìn)行電路設(shè)計(jì)時(shí)不需要考慮IC版圖。

(2)電路設(shè)計(jì)完成之后可以直接制造，真正實(shí)現(xiàn)EDA/CAM一體化。

2)激光門陣列母片類型

母片的分類如表3-2所示。以HCMOS，2層金屬工藝為例，該母片中已經(jīng)實(shí)現(xiàn)了CMOS/TTL兼容接口，并實(shí)現(xiàn)了三態(tài)、反相、開漏輸出、添加上拉電阻等。

3)設(shè)計(jì)須知

在這種針對(duì)性的設(shè)計(jì)中，有一些如下需要遵循的設(shè)計(jì)原則：

(1)一定是非冗余設(shè)計(jì)，設(shè)計(jì)時(shí)盡量采用簡(jiǎn)單邏輯。

(2)盡量不要用內(nèi)部門電路作延遲。

(3)內(nèi)部電路盡量不要有三態(tài)。

(4)芯片內(nèi)部門的利用率最多可以超過90%。

(5)引向芯片外的電源VDD和地引腳數(shù)目必須要充足。

(6)內(nèi)部各個(gè)觸發(fā)器的置位端不宜懸空。

4)邏輯設(shè)計(jì)與驗(yàn)證

該系統(tǒng)的設(shè)計(jì)驗(yàn)證環(huán)境可是任一個(gè)具有數(shù)字電路仿真驗(yàn)證功能的EDA工具，如各種版本的OrCAD或其他EDA軟件。只要有相應(yīng)的符號(hào)庫(kù)和參數(shù)庫(kù)就能進(jìn)行設(shè)計(jì)。例如，可以很容易地在早期的OrCAD/SDT、VST庫(kù)的基礎(chǔ)上進(jìn)行二次開發(fā)，建立自己的設(shè)計(jì)與驗(yàn)證環(huán)境。如果自己暫時(shí)沒有相應(yīng)的符號(hào)庫(kù)和參數(shù)庫(kù)，這時(shí)要做的開發(fā)工作有：

(1)在OrCAD/SDT中重建符號(hào)庫(kù)Base.lib、Pads.lib、Flipflop.lib。

(2)在OrCAD/VST中重建參數(shù)庫(kù)，即用DSF格式將HCMOS參數(shù)加以建造并進(jìn)入Model.lib庫(kù)中。

這些也可以由芯片加工線負(fù)責(zé)提供或最終合作完成設(shè)計(jì)。

5)?Lasarray單元庫(kù)

航天772所Lasarray激光布線門陣列系統(tǒng)的庫(kù)單元內(nèi)容十分豐富。其主要單元庫(kù)有Base.Lib、Pads.Lib、Flipflop.Lib、Las74.Lib、Bondpl.Lib、Lsicell.Lib和lsifunc.Lib等，經(jīng)常要用的是前5個(gè)。這些庫(kù)又分為符號(hào)庫(kù)和參數(shù)庫(kù)，基本的單元有數(shù)字邏輯門、緩沖器、觸發(fā)器和鎖存器等。符號(hào)庫(kù)是通用的，只有當(dāng)選用的母片即工藝線寬不同時(shí)，參數(shù)庫(kù)中的電參數(shù)才是不同的。

2．掩模門陣列

3

m硅柵CMOS門陣列是典型的成熟產(chǎn)品之一。以我國(guó)華晶公司為例，根據(jù)該公司提供的參數(shù)手冊(cè)，該類門陣列為單層金屬布線，主頻時(shí)鐘5～10MHz，最高翻轉(zhuǎn)頻率60MHz，輸出驅(qū)動(dòng)電流4mA，輸入可以與TTL、CMOS兼容，82個(gè)各種單元。目前國(guó)內(nèi)大多數(shù)IC制造廠家的門陣列已經(jīng)超過單片數(shù)十萬(wàn)門。

3．現(xiàn)場(chǎng)可編程門陣列(FPGA)

FPGA是一種事先已經(jīng)給出布線資源的門陣列。不過，在所布的互連線之間多了一些可編程的連接開關(guān)，用戶可以通過編程完成所選定的電路連接關(guān)系。在第5章將重點(diǎn)介紹比較流行的XilinxFPGA/AlteraCPLD的設(shè)計(jì)。3.4.3基于標(biāo)準(zhǔn)單元庫(kù)的設(shè)計(jì)

標(biāo)準(zhǔn)單元法設(shè)計(jì)的基礎(chǔ)是依靠千錘百煉的標(biāo)準(zhǔn)單元庫(kù)。標(biāo)準(zhǔn)單元分為電路符號(hào)庫(kù)、功能參數(shù)庫(kù)和實(shí)體版圖尺寸庫(kù)三類不同的庫(kù)，SPR(標(biāo)準(zhǔn)布局布線)就是針對(duì)后者進(jìn)行的。Intel公司的奔騰4的CPU除了鎖相環(huán)和時(shí)鐘電路之外，主要是采用標(biāo)準(zhǔn)單元設(shè)計(jì)。下面以EDA工具Tanner的標(biāo)準(zhǔn)版圖單元庫(kù)為主進(jìn)行介紹。

1．標(biāo)準(zhǔn)單元庫(kù)的結(jié)構(gòu)特征

標(biāo)準(zhǔn)單元庫(kù)的結(jié)構(gòu)如圖3-14所示。不同單元的寬度允許不同，但是左右間可以直接對(duì)接。單元庫(kù)的特點(diǎn)如下：

(1)單元庫(kù)包括基本單元、宏單元、I/O單元。

(2)在結(jié)構(gòu)特征上，所有基本單元和宏單元都具有標(biāo)準(zhǔn)的相等高度，但一般不要求等寬。

(3)?VDD、VSS引出端分別在上部和下部采用金屬1引出。

(4)單元的信號(hào)端口采用多晶硅或金屬2從頂、底或同時(shí)從頂、底端引出。

(5)最簡(jiǎn)單的一種是雙層金屬、單層多晶硅、硅柵、N阱、CMOS。當(dāng)布線層超過5層時(shí)，布線通道可以取消。

(6)由各制造廠家提供0.8～3μm(其中包括1μm、1.2μm、1.5μm、2.0μm等)的N阱、P阱庫(kù)。圖3-14標(biāo)準(zhǔn)單元庫(kù)的結(jié)構(gòu)特征

2．單元庫(kù)中單元的功能特點(diǎn)

(1)以比較成功的一種庫(kù)CMOS3.TDB為例，它包括：

①小規(guī)模模塊SSI.TDB——基本單元，I/O單元，測(cè)試單元。

②中規(guī)模模塊MSI.TDB——較大一點(diǎn)的功能單元。

(2)工作電壓為3～7V。

(3)滿足軍用標(biāo)準(zhǔn)中對(duì)環(huán)境溫度的要求(-55～125℃)，并且已經(jīng)經(jīng)過實(shí)用的驗(yàn)證。

(4)采用這種單元設(shè)計(jì)并完成投片所得到的芯片，其實(shí)際系統(tǒng)時(shí)鐘可工作在20MHz以上。這時(shí)的時(shí)鐘可允許通過3～4個(gè)層次的子電路模塊，每一層次輸出可以有2～3個(gè)扇出。

3．庫(kù)單元舉例

標(biāo)準(zhǔn)單元庫(kù)有很多種，CMOS3.TDB只是其中的一個(gè)。CMOS3中的所有庫(kù)單元都經(jīng)過長(zhǎng)期的實(shí)際應(yīng)用。該版圖庫(kù)的內(nèi)容非常豐富，例如全加器等，使用起來非常方便。

全加器1850是CMOS3庫(kù)中一個(gè)有代表性的宏單元。這一庫(kù)中標(biāo)準(zhǔn)單元的統(tǒng)一高度是150

m。關(guān)于寬度沒有統(tǒng)一的標(biāo)準(zhǔn)，這一全加器的寬度是168

m。全加器共有5個(gè)信號(hào)端口，它們分別是：加數(shù)輸入A，被加數(shù)輸入B，低位進(jìn)位輸入C，兩數(shù)之和輸出S，高位進(jìn)位輸出Co。如果在原理圖設(shè)計(jì)中有全加功能符號(hào)單元，與其對(duì)應(yīng)的版圖單元在自動(dòng)布局布線時(shí)就直接被自動(dòng)調(diào)用。當(dāng)然也可以手工調(diào)用。記A為加數(shù)，B為被加數(shù)，C為低位進(jìn)位，則全加器的邏輯方程式為

求全加和：S=A⊕B⊕C

求進(jìn)位：Co=AB+BC+AC

有一種比較獲得公認(rèn)的全加器設(shè)計(jì)是采用下述二式：

Co=AB+Ci(A+B)

S=ABCi+Co!(A+B+Ci)

在實(shí)際的版圖構(gòu)建中共耗費(fèi)28個(gè)晶體管(見本章課程設(shè)計(jì)習(xí)題1)。

在標(biāo)準(zhǔn)單元庫(kù)中，近年來又出現(xiàn)一類“編譯單元”，很有特色。同一類可編譯的單元門可以有不同的版本，它們的面積、功耗和速度都不同。單元庫(kù)中單元的延遲和功耗都是負(fù)載電容和上升邊的函數(shù)，終端用戶要根據(jù)扇出和電容情況來確定參數(shù)。3.4.4SOC平臺(tái)式設(shè)計(jì)

正因?yàn)橛辛饲懊娴脑S多設(shè)計(jì)積累，近年來出現(xiàn)了以下幾類更抽象的SOC平臺(tái)式設(shè)計(jì)方案和途徑，在第1章中對(duì)此已經(jīng)有所介紹。SOC平臺(tái)中的核和架構(gòu)是它們主要的區(qū)分標(biāo)志。

(1)基于專用DSP核的芯片設(shè)計(jì)。

(2)基于嵌入式微處理器核的芯片設(shè)計(jì)。

在這些核及其結(jié)構(gòu)框架核基礎(chǔ)設(shè)施之上，完成基于各種參數(shù)化IP的芯片可重構(gòu)設(shè)計(jì)。

對(duì)SOC平臺(tái)方式和品種的選擇依據(jù)，主要是功能、性能、成本和研制周期。平臺(tái)式的設(shè)計(jì)在降低成本方面，包括一次性投入(NRE)成本和重復(fù)性生產(chǎn)成本兩類，都更加適應(yīng)市場(chǎng)的需求。

3.5平面規(guī)劃與布局布線

如果將陜西省的版圖比喻為一個(gè)待設(shè)計(jì)的空白芯片，從秦始皇開始就確定了西安塊和延安塊的物理位置。這就是平面規(guī)劃，在ASIC設(shè)計(jì)中對(duì)應(yīng)于芯片布圖(Layout)設(shè)計(jì)的開始。對(duì)于西安塊，從解放后進(jìn)一步詳細(xì)確定了西安交通大學(xué)和西安電子科技大學(xué)兩個(gè)單元的位置，這就對(duì)應(yīng)于布局。近年來給出的西安到延安的西延鐵路、西延高速公路互連線，西安交通大學(xué)和西安電子科技大學(xué)之間的二環(huán)路等多個(gè)塊間、單元間互連線實(shí)體就對(duì)應(yīng)于布線。今后的能工巧匠們必將用類似的布圖設(shè)計(jì)繪出更美的陜西版圖。

ASIC版圖的設(shè)計(jì)過程也有與前面城鄉(xiāng)建設(shè)相雷同的設(shè)計(jì)環(huán)節(jié)，有關(guān)芯片布圖設(shè)計(jì)的基本流程如圖3-15所示。

如果宏單元和系統(tǒng)電路設(shè)計(jì)均已完成，系統(tǒng)設(shè)計(jì)師最好能積極參與ASIC芯片的版圖設(shè)計(jì)。在芯片設(shè)計(jì)前期，就應(yīng)該考慮將來的平面規(guī)劃，心中的草圖就是一種布圖預(yù)算。圖3-15ASIC版圖的布圖設(shè)計(jì)基本流程3.5.1平面規(guī)劃

平面規(guī)劃包括全面規(guī)劃、預(yù)布局和預(yù)布線。它確定芯片平面內(nèi)宏觀的模塊布局規(guī)劃及全局性的布線安排，包括：結(jié)構(gòu)固定的功能塊，結(jié)構(gòu)待定的靈活功能塊的擺放位置。所謂結(jié)構(gòu)待定，是指塊中的單元間可能并攏，也可能分開，可能要做必要的移動(dòng)等靈活調(diào)整。預(yù)布局之后不需要連線，即可以立即先進(jìn)行熱分析。平面規(guī)劃(Floorplan)是正式布局布線前的準(zhǔn)備活動(dòng)，它的輸入是設(shè)計(jì)完成的系統(tǒng)模塊功能劃分(Partition)和電路宏單元級(jí)網(wǎng)表。平面規(guī)劃的任務(wù)是在芯片中安排模塊位置，決定I/O壓焊塊的位置，決定電源壓焊塊的個(gè)數(shù)和位置，決定電源和時(shí)鐘的分布方案，從而規(guī)劃出版圖設(shè)計(jì)的總體結(jié)構(gòu)藍(lán)圖。它的目標(biāo)是力圖達(dá)到芯片面積和速度等約束準(zhǔn)則下的最優(yōu)化綜合設(shè)計(jì)。為此這里要首先給出最好的芯片全局安排。當(dāng)設(shè)計(jì)一個(gè)葉單元時(shí)，我們采用晶體管和過孔作為基本元件；而芯片平面規(guī)劃所用的宏單元元件則是加法器、寄存器、有限狀態(tài)機(jī)(FSM)等劃分好的構(gòu)造塊。平面規(guī)劃和葉單元設(shè)計(jì)的主要區(qū)別是平面規(guī)劃所操作的元件比連接它們的連線要大很多。不同的規(guī)劃將導(dǎo)致不同的版圖分析和優(yōu)化設(shè)計(jì)，有些文章常常公布的就是這些輪廓，如圖3-16所示。規(guī)劃要對(duì)全局的I/O、電源、地、時(shí)鐘和預(yù)留布線通道做出恰當(dāng)?shù)目傮w安排。由于在深亞微米工藝中，互連延遲超過門延遲，因此進(jìn)行平面規(guī)劃時(shí)要特別關(guān)注盡量減少全局互連。圖3-16ASIC版圖的平面規(guī)劃各種不同形狀、尺寸的功能塊類似于建筑用的磚頭，互連線類似于粘接用的灰漿，所以有人稱平面規(guī)劃為磚頭——灰漿(bricksandmortar)式的版圖設(shè)計(jì)。

平面規(guī)劃程序首先將芯片中大的元件位置放好，朝向也確定好；在各元件之間為必要的走線留有足夠的布線空間。相互之間的連線越復(fù)雜，磚頭—灰漿式的布線難度比標(biāo)準(zhǔn)單元就越大。全局布線實(shí)質(zhì)上就是一種預(yù)布線，它并不真正地布線，只是選用布線通道，對(duì)塊內(nèi)、塊外的詳細(xì)布線作出規(guī)劃。全局布線雖未真正布線，但是可以將實(shí)際互連線的長(zhǎng)度以及RC延遲進(jìn)行比較準(zhǔn)確的預(yù)測(cè)，誤差范圍在5%以下。因此可以進(jìn)行比較有把握的精確反標(biāo)注，將互連線長(zhǎng)度或RC延遲等參數(shù)反標(biāo)注到原設(shè)計(jì)各節(jié)點(diǎn)中，以便進(jìn)行布線后仿真，徹底解決時(shí)序問題。目前在反標(biāo)注數(shù)據(jù)時(shí)，普遍采用的是SDF(StandardDelayFormat)格式來描述電路門延遲和互連線延遲。有一個(gè)新穎的應(yīng)用思路是將這種SDF數(shù)據(jù)用于綜合過程中的前標(biāo)注，以便得到優(yōu)化的綜合結(jié)果。對(duì)電源線、地線、時(shí)鐘線的布置是最需要講究的。電源和地線的交指(Interdigitated)型梳狀結(jié)構(gòu)如圖3-17(a)所示，這種結(jié)構(gòu)的優(yōu)點(diǎn)是使得電源、地線離供電元件最近；而時(shí)鐘分配線的樹狀結(jié)構(gòu)則如圖3-17(b)所示，為的是實(shí)現(xiàn)到葉單元的等延遲傳輸。圖3-17梳狀電源、地線和樹狀時(shí)鐘布線的結(jié)構(gòu)圖3.5.2布局

平面規(guī)劃完成后緊接著的任務(wù)就是布局。布局就是根據(jù)約束條件(例如使整體互連最小化)將各個(gè)元件位置最終安排停當(dāng)，為后續(xù)的布線創(chuàng)造良好的條件和環(huán)境，例如給出適當(dāng)?shù)念A(yù)留布線通道等。

布局對(duì)功能塊和塊中的單元給出詳細(xì)的、確定性的擺放位置，并根據(jù)布線金屬層數(shù)和連接復(fù)雜度決定布線通道寬度。

布局的類別有許多種，下面加以說明。全定制布局設(shè)計(jì)全是由手工完成，包括后面的布線也是由手工完成。這種設(shè)計(jì)方法特別適合于模擬電路。

標(biāo)準(zhǔn)單元布局設(shè)計(jì)除了預(yù)留水平通道外，垂直方向還有單獨(dú)的穿越單元(FeedthroughCell)提供電源、地或者必要的引線空間。一般標(biāo)準(zhǔn)單元本身至少要用一層金屬完成自身布線，這樣，通道中的金屬1要橫向布線，金屬2需垂直布線。如果有金屬3，則又是水平布線。布局確定了塊和單元的詳細(xì)擺布，同時(shí)也根據(jù)互連密集程度，即所需的線條數(shù)來確定通道的寬度。常規(guī)的門陣列分為通道門陣列和無(wú)通道門陣列。前面已經(jīng)介紹過，通道門陣列與標(biāo)準(zhǔn)單元基本一樣。一般常說的門陣列就是指通道門陣列。下面再介紹一下無(wú)通道門陣列(又稱門海)。

無(wú)通道門陣列有點(diǎn)接近于全定制，它將門本身所需的金屬層布線以及單元間的互連統(tǒng)一做定制考量。對(duì)無(wú)通道門陣列而言，如果需要在單元上走金屬布線，對(duì)應(yīng)該門的多層半導(dǎo)體層將自動(dòng)作廢。如果增加金屬布線層數(shù)，將使布線的自由度加大。

結(jié)構(gòu)門陣列是相對(duì)于整個(gè)芯片而言的一個(gè)局部門陣列安排。這時(shí)，芯片上除了常規(guī)門陣列占用一部分面積之外，另外劃出一塊面積，允許增加某種其他模塊，例如RAM。關(guān)于布局的準(zhǔn)則可以歸納如下：

(1)盡量減少互連總長(zhǎng)度。

(2)創(chuàng)造條件盡量?jī)?yōu)先滿足關(guān)鍵路徑的時(shí)序需要。

(3)努力設(shè)法使互連的擁擠程度最小化。

目前比較著名的算法有迭代改善算法、模擬退火算法、時(shí)序驅(qū)動(dòng)算法等。

由于布局后的塊間和塊內(nèi)的間距大致確定，從而電阻、電容也大致確定。這樣就能夠算出粗略的延遲量，將這些延遲參數(shù)反標(biāo)注加到前面原理圖的對(duì)應(yīng)器件的節(jié)點(diǎn)上，就可以用于進(jìn)行初步的版圖設(shè)計(jì)后仿真。這樣做能提前發(fā)現(xiàn)問題，便于快速反饋處理。3.5.3布線

布線是版圖物理設(shè)計(jì)的最后一步，它將最終給出全部單元端口之間的所有物理實(shí)體互連線，包括線長(zhǎng)、線寬、過孔等都將最終確定。

在完成全局布線的基礎(chǔ)上，布線指的就是詳細(xì)布線。

詳細(xì)布線對(duì)前述規(guī)劃的塊內(nèi)、塊間布線要求加以詳細(xì)實(shí)施。根據(jù)各種約束和指導(dǎo)，可以采用面積優(yōu)先布線、時(shí)序驅(qū)動(dòng)布線、多層布線、迭代布線、有網(wǎng)格布線、無(wú)網(wǎng)格布線、時(shí)鐘布線和電源地布線等各種不同的策略和技術(shù)。

1．布線目標(biāo)

布線階段算法的一般目標(biāo)是：

(1)互連布通概率最大化。

(2)總的互連線長(zhǎng)度最小化。

(3)關(guān)鍵路徑延遲最小化。

上述目標(biāo)之間會(huì)出現(xiàn)矛盾，需要折衷處理。但尤其要注意優(yōu)先滿足最后一條，因?yàn)榈搅瞬季€階段，時(shí)序改善已經(jīng)到了最后階段，它的余地已經(jīng)是比較小了。單元設(shè)計(jì)通?？傄玫降谝粚咏饘儋Y源，因此這時(shí)通道中的第一層布線要順著單元鏈方向走橫向，第二層就可以在單元上無(wú)顧忌地走豎線。對(duì)于單元內(nèi)或單元間的短連線也可以采用多晶硅，所以這種情況有時(shí)也稱為是兩層半布線。

三層以上的布線比較容易，但布線中一個(gè)特別要考慮的因素是過孔、接觸孔個(gè)數(shù)應(yīng)盡量減少，或者盡量設(shè)法避免。

2．布線須知

布線中其他幾個(gè)需要考慮的問題是：

(1)根據(jù)DC電流的需要確定電源、地線的線寬，避免發(fā)生電遷徙。

(2)時(shí)鐘線應(yīng)主要根據(jù)延遲等待(Latency)和錯(cuò)位(Skew)的要求，對(duì)某些線網(wǎng)要么保證絕對(duì)長(zhǎng)度，要么保證相對(duì)一致長(zhǎng)度。

(3)另外，由于AC電流下電遷徙失效程度不同，時(shí)鐘線及信號(hào)線的寬度也應(yīng)根據(jù)規(guī)則單獨(dú)設(shè)計(jì)。

3．設(shè)計(jì)檢查

在布線完成之后的版圖設(shè)計(jì)階段內(nèi)，還需要做最后幾件事：

(1)設(shè)計(jì)規(guī)則檢查(DRC)。

(2)電氣規(guī)則檢查(ERC)。

(3)版圖電路校驗(yàn)(LVS)。

(4)版圖參數(shù)提取(LPE)及后仿真。

大多數(shù)半定制設(shè)計(jì)中的布局布線都是用EDA工具自動(dòng)完成的，個(gè)別特殊情況下才需要人工介入。設(shè)計(jì)師了解上述布圖過程細(xì)節(jié)的好處在于可以增強(qiáng)對(duì)功能的理解，自覺主動(dòng)地設(shè)法去提高版圖的設(shè)計(jì)質(zhì)量?；蛘?，在自動(dòng)布局布線已經(jīng)完成的基礎(chǔ)上，再進(jìn)行少量局部的人工修改。

3.6IC版圖設(shè)計(jì)與電氣規(guī)則

本書一直圍繞著ASIC設(shè)計(jì)來介紹相應(yīng)的IC制造，本節(jié)亦然。受到IC制造商所具備的制造工藝極限條件和具體要求的限制，設(shè)計(jì)過程在移交制造前的最后一道把關(guān)環(huán)節(jié)，就是基于規(guī)則的設(shè)計(jì)后處理后驗(yàn)證技術(shù)，可以算作DFM——可制造性設(shè)計(jì)中制造前審查和前處理的一部分。在面向制造的設(shè)計(jì)中，各種規(guī)則的審查詳細(xì)規(guī)定出對(duì)設(shè)計(jì)的限制和約束。它們實(shí)質(zhì)上代表更多的是制造中的種種限制，而并非對(duì)設(shè)計(jì)自身的限制。只是，這些限制要在設(shè)計(jì)階段作為規(guī)則予以反映和體現(xiàn)。一般的EDA軟件都有DRC(設(shè)計(jì)規(guī)則檢查，DesignRuleCheck)和ERC等版圖正確性檢查模塊，必須正確有效地使用，以期提高設(shè)計(jì)制造質(zhì)量。3.6.1TannerTools設(shè)計(jì)流程舉例

TannerTools是電子設(shè)計(jì)專業(yè)技術(shù)人員的ASIC設(shè)計(jì)輕型工具，具有簡(jiǎn)便、易學(xué)、實(shí)用、普及等特點(diǎn)。整個(gè)軟件基于PC機(jī)平臺(tái)，功能包括原理圖繪制、邏輯仿真、電性能仿真、版圖編輯、版圖參數(shù)提取和版圖電路校驗(yàn)等，并有和多種EDA軟件的接口?；赥annerTools的版圖設(shè)計(jì)流程如圖3-18所示。圖3-18基于TannerTools的版圖設(shè)計(jì)流程我們沿著圖3-18中的箭頭所示去理解整個(gè)設(shè)計(jì)流程。這里概括地做一總結(jié)，版圖設(shè)計(jì)流程主要涉及到以下三方面內(nèi)容。

1)用于設(shè)計(jì)的三類數(shù)據(jù)庫(kù)

(1)繪制原理圖用的圖形符號(hào)庫(kù)SchemLib。

(2)用來加入工藝參數(shù)的工藝參數(shù)映射庫(kù)TML。

(3)設(shè)計(jì)電路版圖用的版圖庫(kù)SCMOSLIB。

2)設(shè)計(jì)中用到的四個(gè)工具模塊

(1)原理圖設(shè)計(jì)模塊SDT/ViewDraw，用于電路圖的輸入繪制。SDT的新版本是Capture。

(2)文件轉(zhuǎn)換模塊NetTran，用于幾個(gè)模塊間設(shè)計(jì)生成文件的格式轉(zhuǎn)換。

(3)數(shù)字電路仿真模塊GateSim/ViewSim，用于對(duì)數(shù)字電路進(jìn)行邏輯模擬仿真。

(4)版圖設(shè)計(jì)模塊L-Edit，用于版圖設(shè)計(jì)。L-Edit模塊包括版圖編輯(Ledit)、自動(dòng)布局布線(SPR)、設(shè)計(jì)規(guī)則檢查(DRC)、版圖參數(shù)提取(LPE)、版圖校驗(yàn)(LVS)等版圖工具。3)六種設(shè)計(jì)生成文件的格式

這些文件以不同的后綴加以區(qū)別：

(1)原理圖圖形文件*.sch。

(2)原理圖網(wǎng)表文件*.wir。

(3)仿真用網(wǎng)表文件*.net。

(4)仿真用命令文件*.sim。

(5)布局布線網(wǎng)表文件*.tpr。

(6)版圖圖形文件*.cif。3.6.2設(shè)計(jì)規(guī)則檢查

設(shè)計(jì)規(guī)則是電路設(shè)計(jì)和工藝制造之間關(guān)于尺寸的接口約束，它的目的是確保電路設(shè)計(jì)在現(xiàn)有光刻條件下能順利地轉(zhuǎn)換為合格的硅掩模光刻版。工藝不同、生產(chǎn)廠商不同，其最小線寬和規(guī)則也就不同。所謂版圖設(shè)計(jì)規(guī)則就是版圖的尺寸規(guī)則。通常由EDA軟件在設(shè)計(jì)結(jié)束時(shí)，根據(jù)這些規(guī)則進(jìn)行DRC檢查。

版圖由三類構(gòu)件——晶體管(含R、C)等元器件、互連線、連接孔(含過孔)組成。設(shè)計(jì)規(guī)則規(guī)定了一系列最小線寬、最小間距規(guī)則，包括：

(1)對(duì)元件(例如晶體管)的尺寸規(guī)則。

(2)對(duì)元件的互連(例如線寬)規(guī)則。

(3)對(duì)元件相互間以及互連線間的間距規(guī)則。

例如，在MOS結(jié)構(gòu)中對(duì)于G和S、D的交叉，要求二者都要多延伸出來一段，如圖3-19所示。

G的延伸是要保證S、D不短路，S、D的延伸是為了能保證正常引出與連接。

從另一角度看，版圖由不同的層構(gòu)成。這些層中包括：襯底、阱、擴(kuò)散區(qū)(可以作有源區(qū))、接觸孔選擇區(qū)、多晶硅、多層金屬、接觸孔和過孔等層。設(shè)計(jì)規(guī)則也規(guī)定了同一層和不同層的元件圖形及其相互關(guān)系的約束規(guī)則。圖3-19ASIC版圖G和S、D交叉前面給出的層內(nèi)規(guī)則主要是指線寬和間距。關(guān)于層間規(guī)則，它包括如下三個(gè)方面：

(1)元件層間規(guī)則。包括有源區(qū)和阱邊界的間距；有源區(qū)和柵極的相互覆蓋對(duì)準(zhǔn)。

(2)連接孔(接觸孔和過孔)規(guī)則。接觸孔連接金屬和有源區(qū)、多晶硅；過孔連接多個(gè)金屬層，在需要連接的兩層金屬層之間的絕緣介質(zhì)層中造成一個(gè)孔即過孔，然后灌滿金屬實(shí)現(xiàn)連接。一個(gè)連接孔的尺寸可以為4λ×4λ(λ是一個(gè)無(wú)量綱的單位)，可以為1、2或0.5μm等。對(duì)于過孔，要求被連接的兩層面積大于SiO2切口面積。

一個(gè)大芯片中可能有幾百萬(wàn)個(gè)過孔，每一個(gè)孔都有一定的面積要求，因?yàn)樘』蛱珳\都會(huì)造成失效。影響過孔成品率的因素很多，包括切口大小、形狀和間距等。

(3)阱、襯底與電源、地規(guī)則。電源、地之間正確可靠的接觸對(duì)電路可靠性工作至關(guān)重要。例如在多點(diǎn)接地時(shí)，要極力避免形成寄生閂鎖電路。選擇區(qū)的主要功能就是實(shí)現(xiàn)有效的歐姆接觸。

從本質(zhì)上說，設(shè)計(jì)規(guī)則是一種折衷的產(chǎn)物。因?yàn)橐环矫嫦Ｍ趩涡酒瑑?nèi)裝入盡可能多的電路；另一方面又要盡量避免或減少制造故障，提高成品率。這里說的故障包括線開路、短路和晶體管失效。線條太寬且間距太小時(shí)容易短路；太窄又容易斷線。事實(shí)上每個(gè)工藝階段技術(shù)參數(shù)的偏差都會(huì)造成故障。例如，光刻階段局部材料變化就可能影響后面的擴(kuò)散過程?？偟某善仿实扔诟髟善仿手e。

注意，這里以及后面所述對(duì)底層的設(shè)計(jì)規(guī)則和電氣規(guī)則檢查，主要是針對(duì)全定制而言的。3.6.3λ和SCMOS設(shè)計(jì)規(guī)則

1．λ設(shè)計(jì)規(guī)則

1980年，Mead提議用無(wú)量綱的單一參數(shù)“λ”來表示特征尺寸，建立以λ為標(biāo)注代號(hào)的各幾何尺寸間的函數(shù)約束關(guān)系。

λ作為版圖設(shè)計(jì)中用于標(biāo)識(shí)尺寸的待定參數(shù)，可以被統(tǒng)一代入1、2或0.5μm等具體單位。

各個(gè)被標(biāo)識(shí)的尺寸隨著λ的含義變化而同時(shí)線性縮放。這樣，針對(duì)不同的具體工藝，只要將λ代換為絕對(duì)尺寸，則所有的標(biāo)識(shí)尺寸都隨之變成為絕對(duì)尺寸?；凇唉恕钡陌鎴D設(shè)計(jì)規(guī)則，實(shí)質(zhì)上就是一種可縮放的設(shè)計(jì)規(guī)則(ScalableDesignRules)。早期的λ=1.5μm，后來逐漸達(dá)到λ=0.1～0.4μm。雖然工藝變了，但只需將λ的含義改變一下，設(shè)計(jì)圖紙可以照樣延續(xù)使用?，F(xiàn)在除了專用電路以外，3μm工藝已經(jīng)采用得不

多了。

采用λ規(guī)則設(shè)計(jì)的優(yōu)點(diǎn)是：

(1)可以延長(zhǎng)設(shè)計(jì)數(shù)據(jù)的壽命。

(2)可以方便地將設(shè)計(jì)圖紙移植到不同廠家加工。采用λ規(guī)則設(shè)計(jì)的缺點(diǎn)是：

(1)一定范圍內(nèi)適用，例如3～1μm，如果是亞微米就不適用，因?yàn)椴煌瑢又g關(guān)系呈現(xiàn)非線性變化，而不應(yīng)該簡(jiǎn)單地線性縮放。

(2)為了滿足各種工藝，采用保守設(shè)計(jì)，對(duì)整套規(guī)則按照最壞情況將尺寸適當(dāng)放寬，版圖面積必然比較大。

(3)用其設(shè)計(jì)模擬IC時(shí)不太合適。因?yàn)樯鲜鋈秉c(diǎn)，目前工業(yè)界對(duì)λ規(guī)則的興趣逐漸減弱。當(dāng)電路密度上升為主要矛盾時(shí)，工業(yè)界更愿意直接采用微米規(guī)則，即采用絕對(duì)尺寸規(guī)范設(shè)計(jì)規(guī)則，從而最大限度地發(fā)揮給定工藝的潛力。不過，這時(shí)的移植加工相當(dāng)麻煩，需要借助于手工或者更先進(jìn)的EDA工具。

2．SCMOS設(shè)計(jì)規(guī)則

美國(guó)的MOSIS機(jī)構(gòu)推出SCMOSLIB標(biāo)準(zhǔn)單元庫(kù)就是根據(jù)λ規(guī)則而設(shè)計(jì)的，它一度受到電路設(shè)計(jì)研究開發(fā)人員的普遍歡迎。目前，當(dāng)需要手工設(shè)計(jì)CMOS版圖或版圖單元時(shí)，可以參考具體SCMOS版圖的λ規(guī)則。通常最小線寬尺寸取為2λ，例如1.2μm工藝，這時(shí)應(yīng)取λ=0.6μm。

SCMOS規(guī)則的基礎(chǔ)仍然是λ規(guī)則，因此它是一種可升級(jí)的設(shè)計(jì)規(guī)則。

關(guān)于詳細(xì)的MOSIS、SCMOS設(shè)計(jì)規(guī)則，可以訪問查詢有關(guān)網(wǎng)站/1/mosis，此處從略。在特征尺寸變小時(shí)，往往設(shè)計(jì)師會(huì)試圖加大芯片密度，在原來電路基礎(chǔ)上添加某些新的電路模塊。這時(shí)，設(shè)計(jì)師不必?fù)?dān)心電路規(guī)模變大、互連線變長(zhǎng)會(huì)造成的速度下降。因?yàn)槌叽缈s小又是芯片速度變快的一種因素，兩種因素合成的折衷結(jié)果是芯片整體性能不致明顯變壞。假設(shè)原先設(shè)計(jì)采用了SCMOS規(guī)則設(shè)計(jì)，對(duì)于原設(shè)計(jì)部分就不必改動(dòng)，也不必重新設(shè)計(jì)。

SCMOS有許多規(guī)則，其中典型的最小間距及尺寸規(guī)則如表3-3所示。

3．3μm絕對(duì)單位制規(guī)則

國(guó)內(nèi)華晶集團(tuán)提供的3μm硅柵CMOS設(shè)計(jì)規(guī)則就不是可升級(jí)規(guī)則，它以絕對(duì)單位制定規(guī)則，不以λ為單位。該工藝所必需的8層版，按次序其版名如下：

(1)?P阱(阱區(qū))版。

(2)有源區(qū)(薄柵氧化層)版。

(3)多晶硅版。

(4)?P+版，用于P+擴(kuò)散(正版)。

(5)?N+版，用于N+擴(kuò)散(也可以采用P+版的負(fù)版)。

(6)歐姆洞(引線孔)版。

(7)反刻鋁(金屬條)版。

(8)壓焊點(diǎn)版，用于刻出壓焊點(diǎn)。3.6.4電氣規(guī)則檢查

電氣規(guī)則檢查(ERC，ElectricalRuleCheck)是一種面向電氣設(shè)計(jì)的版圖檢查規(guī)則，它在在版圖設(shè)計(jì)中也是非常重要的一個(gè)階段。目前，比較好的EDA工具都具備這一功能。

進(jìn)行電氣規(guī)則檢查，首先要區(qū)別大量不同的電路對(duì)象，例如簡(jiǎn)單的邏輯門、寄存器、通路晶體管等，根據(jù)其不同的電氣特性要求制定一套版圖結(jié)構(gòu)應(yīng)該滿足的電氣規(guī)則庫(kù)，用于對(duì)版圖設(shè)計(jì)進(jìn)行后檢查。

電氣規(guī)則檢查的前提是針對(duì)給定的版圖，可以按照各個(gè)節(jié)點(diǎn)和器件的已知某種對(duì)應(yīng)關(guān)系識(shí)別出一個(gè)完整的實(shí)際電路。然后，針對(duì)這一實(shí)際電路，檢查某一電極所連的節(jié)點(diǎn)數(shù)是否合理；檢查某節(jié)點(diǎn)所連的某類元件的某電極數(shù)是否合理。電氣規(guī)則中包括大量的開路、短路、浮空、與電源和地的通斷關(guān)系檢查判斷。例如，版圖中有多處標(biāo)有同樣的節(jié)點(diǎn)名，表明它們本該相連，電氣上屬于同一個(gè)節(jié)點(diǎn)，但到了實(shí)際的版圖上反而是開路，這屬于違反電氣規(guī)則。另外，不該是高阻的反而處于浮空狀態(tài)，應(yīng)該接地的未能有效接地等都屬于違反電氣規(guī)則。

為了確保電路中信號(hào)的波形上升邊和下降邊能滿足一定的延遲寬度，也可以制定一個(gè)電