數(shù)字電子技術(shù)項目教程 課件 項目2 病員呼叫數(shù)碼顯示電路的設(shè)計與制作

任務(wù)2.1加法器和數(shù)值比較器

任務(wù)2.2編碼器

任務(wù)2.3譯碼器

任務(wù)2.4病員呼叫數(shù)碼顯示電路設(shè)計與仿真

任務(wù)2.5數(shù)據(jù)選擇器

任務(wù)2.6仿真實驗:用譯碼器和數(shù)據(jù)選擇器產(chǎn)生邏輯函數(shù)任務(wù)2.1加法器和數(shù)值比較器2.1.1加法器1.半加器半加器是只考慮兩個1位二進制數(shù)相加,而不考慮來自低位進位數(shù)相加的運算電路。半加器的真值表如表21所示,表中A和B分別為被加數(shù)和加數(shù)輸入,S為本位和輸出,C為向相鄰高位的進位輸出。由真值表可直接寫出輸出邏輯函數(shù)表達式為由式(2-1)可看出,半加器由一個異或門和一個與門組成,半加器邏輯圖及邏輯符號如圖2-1所示。2.全加器將兩個多位二進制數(shù)相加時,除考慮本位兩個二進制數(shù)相加外,還考慮相鄰低位來的進位數(shù)相加的運算電路,稱為全加器。全加器的真值表如表2-2所示,表中Ai和Bi分別為被加數(shù)和加數(shù)輸入,Ci-1為相鄰低位的進位輸入,Si為本位和輸出,Ci

為該位向相鄰高位的進位輸出。根據(jù)真值表填卡諾圖化簡,如圖2-3所示。由圖23(a)可看出,Si不能化簡,得到最簡邏輯表達式為根據(jù)式(22)、式(23)畫出邏輯圖,如圖24所示。另一種方法為由真值表2-2寫出Si和Ci的輸出邏輯函數(shù)表達式,再經(jīng)變換得根據(jù)式(24)、式(25)畫出邏輯圖,如圖25(a)所示?？梢钥闯鲇眠@種方法得到的邏輯圖要比圖24更簡單。全加器邏輯符號如圖25(b)所示。3.多位加法器實現(xiàn)多位加法運算的電路稱為多位加法器。按照進位方式的不同,多位加法器又分為串行進位加法器和超前進位加法器。1)串行進位加法器圖2-7所示是4位串行進位加法器,從圖中可見,兩個4位相加數(shù)A3A2A1A0和B3B2B1B0的各位同時送到相應(yīng)全加器的輸入端,進位數(shù)串行傳送,其低位進位輸出端依次連至相鄰高位的進位輸入端,最低位進位輸入端Ci-1接地。因此,高位數(shù)的相加必須等到低位運算完成后才能進行,這種進位方式稱為串行進位,運算速度較慢。2)超前進位加法器為了提高速度,可采用超前進位加法器。它是在進行加法運算時,各位全加器的進位信號由輸入二進制數(shù)直接產(chǎn)生,各位運算并行進行,所以運算速度快。下面介紹集成4位超前進位二進制加法器74LS283。圖28是集成4位超前進位二進制加法器74LS283的引腳圖和邏輯符號。該電路中只要在兩組二進制數(shù)輸入端A3~A0和B3~B0分別接上4位二進制的被加數(shù)和加數(shù),并將進位輸入端C1接地,則在和數(shù)輸出端S3、S2、S1、S0可得到兩個4位二進制數(shù)的和數(shù),以及在進位輸出端CO得到向高位的進位。若要進行兩個8位二進制數(shù)的加法運算,可用兩片74LS283,其電路如圖29所示。電路連接時,將低四位集成芯片(1)的CI接地,低四位的CO進位接到高四位芯片(2)的CI端。兩個二進制數(shù)A、B分別從低位到高位依次接到相應(yīng)的輸入端,最后的運算結(jié)果為C7S7S6S5S4S3S2S1S0。加法器除可進行二進制數(shù)的算術(shù)運算外,還可用來實現(xiàn)組合邏輯函數(shù)。2.1.2數(shù)值比較器用于比較兩個數(shù)的大小或是否相等的電路,稱為數(shù)值比較器。1.1位數(shù)值比較器1位數(shù)值比較器的功能是比較兩個1位二進制數(shù)A和B的大小,比較結(jié)果有三種情況,即A>B、A<B、A=B,比較結(jié)果分別用Y(A>B)、Y(A<B)和Y(A=B)表示。設(shè)當A>B時,Y(A>B)=1;A<B時,Y(A<B)=1;A=B時,Y(A=B)=1。由此可列出真值表如表23所示。根據(jù)表23可寫出邏輯函數(shù)表達式為由式(26)可畫出邏輯圖如圖211所示。2.多位數(shù)值比較器1位數(shù)值比較器只能對兩個1位二進制數(shù)進行比較,而實用的比較器一般是多位的,如兩個4位二進制數(shù)A=A3A2A1A0和B=B3B2B1B0進行比較時,則需從最高位開始逐步向低位進行比較,只有在高位數(shù)相等時,才要進行低位數(shù)的比較。當比較到某一位數(shù)值不相等時,其結(jié)果便為兩個4位數(shù)的比較結(jié)果。若A3>B3,則A>B;若A3<B3,則A<B;若A3=B3,則需比較次高位。若次高位A2>B2,則A>B;若A2<B2,則A<B;若A2=B2,則再去比較A1和B1。依次類推,直至比較出結(jié)果為止。圖212所示為4位數(shù)值比較器74LS85的引腳圖和邏輯符號。圖中A3、A2、A1、A0和B3、B2、B1、B0為兩組比較的4位二進制數(shù)的輸入端;Y(A>B)、Y(A<B)、Y(A=B)為三種不同比較結(jié)果的輸出端;I(A>B)、I(A<B)、I(A=B)為級聯(lián)輸入端,用于擴展多于4位的兩個二進制數(shù)的比較。當數(shù)值比較器最高位兩個4位二進制數(shù)相等時,由來自低位的比較結(jié)果I(A>B)、I(A<B)、I(A=B)決定兩個數(shù)的大小。其功能表如表24所示。任務(wù)2.2編

碼

器2.2.1二進制編碼器將2n

個編碼信號轉(zhuǎn)換為n位二進制代碼輸出的電路,稱為二進制編碼器。普通編碼器任何時刻只允許輸入一個有效編碼信號,否則輸出將發(fā)生混亂。現(xiàn)以圖214所示的3位二進制編碼器為例說明編碼器的工作原理。圖214中輸入的編碼信號有8個,分別為I0~I7(圖214中I0省略沒有畫出),高電平1有效;輸出二進制代碼為3位,分別為Y2、Y1、Y0。由圖214可寫出編碼器的輸出邏輯表達式為根據(jù)式(27)可列出如表25所示的功能表,由該表可知,圖214所示編碼器輸出為原碼,且在任何時刻只能對一個輸入信號進行編碼,不允許有兩個或兩個以上的輸入信號同時請求編碼,否則輸出的編碼會發(fā)生混亂,所以是普通編碼器。I0~I7這8個編碼信號是相互排斥的,當I1~I7都為0時,輸出就是I0的編碼,故I0可以不畫。由于該編碼器有8(23)個輸入端,3個輸出端,故又稱為8線3線編碼器。2.2.2二

十進制編碼器二

十進制編碼器是將十進制的十個數(shù)碼0、1、2、3、4、5、6、7、8、9編成二進制代碼的電路,輸入0~9十個數(shù)碼,輸出二進制代碼n為4(2n≥10),故輸出為4位二進制代碼。其邏輯圖如圖215所示。圖215中輸入的編碼信號有10個,分別為I0~I9(圖215中I0省略沒有畫出),高電平1有效;輸出二進制代碼為4位,分別為Y3、Y2、Y1、Y0。由圖215寫出編碼器的輸出邏輯表達式(請讀者自行寫出),然后列出其功能表如表26所示,由該表可知,圖215所示編碼器輸出為原碼,且為8421BCD碼,同樣在任何時刻只能對一個輸入信號進行編碼,所以是普通編碼器。由于該編碼器有10個輸入端,4個輸出端,故又稱為10線4線編碼器。2.2.3優(yōu)先編碼器優(yōu)先編碼器允許同時輸入兩個或兩個以上的編碼信號。當多個輸入信號同時出現(xiàn)時,只對其中優(yōu)先級最高的一個進行編碼,而對級別較低的不響應(yīng)。優(yōu)先級別的高低由設(shè)計者根據(jù)輸入信號的輕重緩急而定。1.集成3位二進制(8線3線)優(yōu)先編碼器74LS148是一種常用的8線3線優(yōu)先編碼器,圖216所示為74LS148的邏輯符號和引腳圖,表27為其功能表。由功能表可得出74LS148的功能如下:(1)使能輸入端

低電平有效,即只有在

時，編碼器才處于工作狀態(tài);而在

時,編碼器處于禁止狀態(tài),不論有無輸入,所有輸出端均被封鎖為高電平。(2)編碼輸入端

低電平0有效,表示有編碼請求。輸入高電平1無效,表示無編碼請求。優(yōu)先級順序為,即

的優(yōu)先級最高,然后依次是(3)編碼輸出端

編碼輸出為反碼。(4)選

通

輸

出

端YS和

擴

展

端

為

擴

展

編

碼

器

的

功

能

而

設(shè)

置。

低

電

平

有

效

=0表示電路工作,而且有編碼輸入;YS高電平有效,當YS=0時,電路工作,但無編碼輸入。如只要

則無論

中哪個為0,因

優(yōu)先級最高,此時優(yōu)先編碼器只對

編碼,輸出為

的反碼,即2.集成二

十進制(10線4線)優(yōu)先編碼器集成10線-4線優(yōu)先編碼器74LS147的邏輯符號和引腳圖如圖2-17所示,功能表如表2-8所示。由功能表可知74LS147的功能與74LS148相似。編碼輸入端

低電平有效,優(yōu)先級最高,次之,其余依此類推,優(yōu)先級最低。

編碼輸出為8421BCD碼的反碼。當

時,其余輸入編碼信號

不論為0還是1都不起作用,電路只對

進行編碼,輸出

為9的8421BCD碼(1001)的反碼0110。在圖2-17中,沒有輸入端,這是因為當

都為高電平1時,輸出=1111,其原碼為0000,相當于輸入

請求編碼。任務(wù)2.3譯

碼

器2.3.1二進制譯碼器將輸入的n位二進制代碼轉(zhuǎn)換為2n

個信息輸出的電路,稱為二進制譯碼器。1.2線4線譯碼器若輸入是2位二進制代碼,則有4個輸出端,所以2位二進制譯碼器又可稱為2線4線譯碼器。圖218是2線4線譯碼器的邏輯電路圖。由圖218可寫出邏輯函數(shù)表達式為根據(jù)式(28)可列出2線4線譯碼器的功能表如表29所示。由表29可看出:圖218所示譯碼器在任一時刻從A1A0輸入一組代碼,只有一個輸出端輸出低電平0的譯碼信號,其余輸出都為高電平1。可見,譯碼器的譯碼輸出具有唯一性。2.集成二進制譯碼器74LS138圖220是3位二進制(3線8線)譯碼器74LS138的引腳圖和邏輯符號。其中A2、A1、A0為二進制代碼輸入端;為輸出端,低電平有效;為3個選通控制端(使能端),STA為高電平有效,為低電平有效。其功能表如表210所示。3線8線譯碼器74LS138的功能如下:(1)當1時,譯碼器禁止工作,所有輸出

封鎖為高電平1。(2)當

時，譯碼器工作。這時,每輸入一個二進制代碼,對應(yīng)的一個輸出端為低電平(即輸出為低電平有效),也就是有一個對應(yīng)的輸出端被“譯中”。由表210可寫出74LS138的輸出邏輯函數(shù)式為由式(29)可看出,74LS138將輸入3位二進制代碼的8種組合都譯出來了,因此,它的8個輸出為8個最小項的與非表達式,即3.用譯碼器實現(xiàn)組合邏輯函數(shù)由于二進制譯碼器輸出端能提供輸入變量的全部最小項,而任何組合邏輯函數(shù)都可以變換為最小項之和的標準與

或式,因此用二進制譯碼器和門電路可實現(xiàn)任何組合邏輯函數(shù)。二進制譯碼器既可用來實現(xiàn)單輸出邏輯函數(shù),也可用來實現(xiàn)多輸出邏輯函數(shù)。用二進制譯碼器實現(xiàn)邏輯函數(shù)時,邏輯函數(shù)的變量數(shù)應(yīng)和譯碼器輸入的代碼變量數(shù)相等。4.二進制譯碼器的擴展圖222所示為用兩片74LS138組成的4線16線譯碼器的邏輯圖。74LS138(1)為低位片,74LS138(2)為高位片。將低位片的STA接高電平1,高位片的STA和低位片的

相連作A3,同時將低位片的

和高位片

相連作使能端E,便組成了4線16線譯碼器。其工作原理為:當E=1時,兩個譯碼器都不工作,輸出

都為高電平1。當E=0時,譯碼器工作,這時,有以下兩種情況:(1)當A3=0時,低位片工作,輸出

由輸入二進制代碼A2A1A0決定。由于高位片的STA=A3=0而不能工作,因此輸出

都為高電平1。(2)當A3=1時,低位片的

不工作,輸出

都為高電平1。高位片的處于工作狀態(tài),輸出

由輸入二進制代碼A2A1A0決定。2.3.2二

十進制譯碼器將BCD碼的十組代碼翻譯成0~9十個對應(yīng)輸出信號的電路,稱為二

十進制譯碼器。由于有4個輸入端,10個輸出端,所以又稱4線10線譯碼器。圖2-23是二

十進制(4線10線)譯碼器74LS42的引腳圖和邏輯符號,其功能表如表2-11所示。由表2-11可知,該譯碼器有4個輸入端A3、A2、A1、A0,輸入8421BCD碼;有10個輸出端分別與十進制數(shù)0~9相對應(yīng),低電平有效。當輸入為0000~1001時,對應(yīng)的輸出端為低電平,其他輸出端均為高電平;當輸入信號為1010~1111時,輸出全部為無效的高電平1,為偽碼。當輸入信號A3A2A1A0=0101時,輸出

為有效輸出,其余輸出都為1,為無效輸出。當A3接低電平0時,則74LS42可作3線8線譯碼器使用。2.3.3數(shù)碼顯示譯碼器

在數(shù)字系統(tǒng)中,經(jīng)常需要把測量數(shù)據(jù)和運算結(jié)果用十進制數(shù)直觀地顯示出來,以便人們觀測、查看。因此,數(shù)字顯示電路是數(shù)字系統(tǒng)的重要組成部分。顯示譯碼器主要由譯碼器和驅(qū)動器兩部分組成,通常這兩者都集成在一塊芯片中。顯示譯碼器的輸入一般為二

十進制代碼,其輸出的信號用以驅(qū)動顯示器件,顯示出十進制數(shù)字來。

1.七段數(shù)字顯示器

常用的七段數(shù)字顯示器有半導體數(shù)碼顯示器(LED)和液晶顯示器(LCD)等。1)七段半導體數(shù)碼顯示器它由七段發(fā)光二極管按分段式封裝而成,如圖224(a)所示,選擇不同段的發(fā)光,可以顯示不同的字形。當a、b、c、d、e、f、g段全發(fā)光時,顯示出8;當b、c段發(fā)光時,顯示1…,如圖224(b)所示。LED數(shù)碼管中七個發(fā)光二極管有共陰極和共陽極兩種接法，如圖2-25(a)、(b)所示，圖中R為外接限流電阻。共陰接法數(shù)碼管中，當某一段輸入端接高電平時，該段發(fā)光;共陽接法數(shù)碼管中，當某一段輸入端接低電平時，該段發(fā)光。因此使用哪種數(shù)碼管一定要與使用的七段顯示譯碼器相配合，共陰接法數(shù)碼顯示器需要配用輸出高電平有效的七段顯示譯碼器，共陽接法數(shù)碼顯示器需要配用輸出低電平有效的七段顯示譯碼器。LED數(shù)碼管的優(yōu)點是工作電壓較低、體積小、壽命長、亮度高、響應(yīng)速度快、工作可靠性高。它的主要缺點是工作電流大,每個字段的工作電流約為10mA。2)液晶顯示器液晶是既有液體的流動性,又有某些光學特性的有機化合物,其透明度和顏色受外加電場的控制。利用這一特點,液晶可做成電場控制的七段液晶數(shù)碼顯示器,其字形和七段半導體顯示器相近。液晶顯示器在沒有外加電場時,液晶分子排列整齊,入射的光線絕大部分被反射回來,液晶呈現(xiàn)透明狀態(tài),不顯示數(shù)字。當在相應(yīng)字段的電極加上電壓時,液晶中的導電正離子做定向運動,在運動過程中不斷撞擊液晶分子,從而破壞了液晶分子的整齊排列,使入射光產(chǎn)生了散射而變得混濁,使原來透明的液晶變成了暗灰色,從而顯示出相應(yīng)的數(shù)字。當外加電壓斷開時,液晶分子又恢復(fù)到整齊排列的狀態(tài),顯示的數(shù)字也隨之消失。液晶顯示器的主要優(yōu)點是功耗極小,工作電壓低。它的主要缺點是顯示的數(shù)字不夠清晰,響應(yīng)速度慢。2.七段顯示譯碼器七段顯示譯碼器把輸入的BCD碼翻譯成驅(qū)動七段LED數(shù)碼管各對應(yīng)段所需電平。圖2-26所示為4線

七段顯示譯碼器/驅(qū)動器74HC4511的引腳圖和邏輯符號。圖中A3~A0為代碼輸入端,輸入8421BCD碼;為消隱輸入端,低電平有效;為燈測試輸入端,低電平有效;LE為數(shù)據(jù)鎖存輸入端,高電平有效;Ya~Yg為輸出端,高電平有效,可直接驅(qū)動共陰數(shù)碼顯示器。其功能如表2-12所示。圖2-27所示為輸出高電平有效的4線

七段譯碼器CC74HC4511與共陰數(shù)碼顯示器的連接圖。圖中R為限流電阻,其值在200~680Ω間選用。任務(wù)2.4病員呼叫數(shù)碼顯示電路設(shè)計與仿真2.4.1仿真實驗:譯碼器邏輯功能測試譯碼器邏輯功能測試仿真實驗步驟如下:(1)按圖2-28連接74LS138功能測試圖,設(shè)置字信號發(fā)生器輸出為二進制碼,觀察輸出狀態(tài)的變化并在圖2-29中畫出。(2)按圖2-30連接74LS142功能測試圖,設(shè)置字信號發(fā)生器輸出為8421BCD碼,觀察輸出狀態(tài)。(3)按圖2-31連接數(shù)碼譯碼顯示電路,設(shè)置字信號發(fā)生器輸出為8421BCD碼,觀察字符變化情況。2.4.2實驗:編碼器和譯碼器邏輯功能測試1.實驗?zāi)康?1)掌握74LS148、74LS138的邏輯功能。(2)掌握七段顯示譯碼器與數(shù)碼管的使用。2.實驗設(shè)備與器件(1)數(shù)字電子技術(shù)實驗儀或?qū)嶒炏洹?2)集成塊:74LS148、74LS138(CC4511、共陰數(shù)碼管實驗箱上已有)。(3)導線。3.實驗內(nèi)容及步驟1)74LS148編碼器邏輯功能測試2)74LS138譯碼器邏輯功能測試3)用CD4511驅(qū)動共陰數(shù)碼管顯示數(shù)字將實驗裝置上的七段數(shù)碼管顯示部分的顯示譯碼/驅(qū)動器CC4511的輸入口Ai、Bi、Ci、Di(有6組,選擇其中一組如A3B3C3D3)接至邏輯電平開關(guān)輸出口,COM3與電源輸出模塊的地相連,撥動邏輯電平開關(guān),觀察邏輯電平開關(guān)撥動的四位數(shù)與LED數(shù)碼管顯示的對應(yīng)數(shù)字是否一致。4.實驗預(yù)習要求(1)復(fù)習有關(guān)編碼器和譯碼器的原理。(2)根據(jù)實驗任務(wù),畫出所需的實驗電路及記錄表格。5.實驗報告(1)將測得的數(shù)據(jù)填入表格,對實驗結(jié)果進行分析、討論。(2)總結(jié)74LS148、74LS138的功能。2.4.3病員呼叫數(shù)碼顯示電路的設(shè)計與仿真測試試用74LS147設(shè)計一個病員呼叫數(shù)碼顯示電路,實現(xiàn)以下功能:(1)用1~9個開關(guān)模擬9個病房的呼叫輸入信號,9號病員的病情最為嚴重(優(yōu)先級最高),8、7、6、5…病情依次減弱,1號病情最輕(即9~1優(yōu)先級依次降低)。(2)用一個數(shù)碼管顯示呼叫信號的號碼:沒信號呼叫時顯示0;當有多人呼叫時,病情嚴重者優(yōu)先,顯示優(yōu)先級最高的呼叫號。用Multisim設(shè)計并驗證其功能的正確性,參考電路如圖2-32所示。任務(wù)2.5數(shù)

據(jù)

選

擇

器能夠根據(jù)地址碼的要求,從多路輸入數(shù)據(jù)中選擇其中一路輸出的電路,稱為數(shù)據(jù)選擇器,又稱多路選擇器,它的作用與圖233所示的單刀多擲開關(guān)相似。通過地址信號A1、A0的作用,從輸入數(shù)據(jù)D3、D2、D1、D0中選擇一路數(shù)據(jù)輸出?？梢娨粋€4選1的數(shù)據(jù)選擇器需有2位地址輸入端,它共有22=4種不同的組合,每一種組合可選擇對應(yīng)的一路數(shù)據(jù)輸出。同理一個8選1的數(shù)據(jù)選擇器,應(yīng)有3位地址輸入端。其余依此類推。2.5.14選1數(shù)據(jù)選擇器圖2-34所示為4選1數(shù)據(jù)選擇器的邏輯圖,圖中A1、A0為地址輸入端,D0~D3為數(shù)據(jù)輸入端,Y為數(shù)據(jù)輸出端,為使能端,又稱選通端,輸入低電平有效。由邏輯圖得邏輯函數(shù)表達式為由邏輯函數(shù)表達式(2-12)可列出功能表如表2-13所示。2.5.2集成8選1數(shù)據(jù)選擇器74LS1512.5.3用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)由式(213)和式(218)數(shù)據(jù)選擇器的輸出邏輯表達式可看出:在輸入數(shù)據(jù)全部為1時,輸出Y為輸入地址變量全體最小項的和,在輸入數(shù)據(jù)全部為0時,輸出Y為0。而任何一個邏輯函數(shù)都可表示成最小項表達式,因此用數(shù)據(jù)選擇器可實現(xiàn)組合邏輯函數(shù)。由于數(shù)據(jù)選擇器的輸出邏輯表達式中包含要實現(xiàn)邏輯函數(shù)的全部最小項,因此,用數(shù)據(jù)選