《基于Verilog HDL語(yǔ)言通過(guò)FPGA以實(shí)現(xiàn)波形發(fā)生器的功能仿真設(shè)計(jì)》9900字（論文）

[3]。其具體電路由圖2-11、圖2-12所示。圖2-11AD9767電路原理圖圖2-12IV變換及二級(jí)放大電路仿真圖在Multisim14.0軟件中對(duì)AD9767輸出信號(hào)所接的后級(jí)放大電路進(jìn)行建模仿真，如圖2-13所示。設(shè)置正弦波電流輸入信號(hào)為5mA，1Mhz對(duì)其進(jìn)行仿真分析，并利用示波器進(jìn)行觀察。其結(jié)果如圖2-14所示。藍(lán)色信號(hào)為電流電壓變換之后的信號(hào)，黃色信號(hào)則為二級(jí)放大電路之后的信號(hào)。通過(guò)測(cè)量可以看到5mA的電流信號(hào)先轉(zhuǎn)為1V峰峰值的電壓信號(hào)，再通過(guò)反向放大器轉(zhuǎn)為5.54V峰峰值的電壓信號(hào)進(jìn)行輸出。通過(guò)改變反向放大器上的滑動(dòng)變阻器R6就可以實(shí)現(xiàn)對(duì)信號(hào)的調(diào)幅功能。從仿真結(jié)果上證明該電路符合我們的設(shè)計(jì)需求，可以使用。圖2-13IV變換及二級(jí)放大電路仿真圖圖2-14仿真結(jié)果2.2.4.數(shù)碼管顯示電路設(shè)計(jì)八段式數(shù)碼管的工作方式有兩種：靜態(tài)顯示和動(dòng)態(tài)顯示。靜態(tài)顯示的特點(diǎn)是每個(gè)數(shù)碼管的段選信號(hào)必須接8位的數(shù)據(jù)線來(lái)顯示字形，顯示字形則可以一直保持，直到再次送入新字符為止。動(dòng)態(tài)顯示的特點(diǎn)是將所有位數(shù)碼管的段選信號(hào)線并聯(lián)在一起，由位選信號(hào)線控制是哪一位數(shù)碼管有效。選亮數(shù)碼管則采用動(dòng)態(tài)掃描顯示。所謂動(dòng)態(tài)掃描顯示即輪流向各位數(shù)碼管送出字形碼和相應(yīng)的位選信號(hào)，利用發(fā)光管的余輝效應(yīng)以及人眼視覺(jué)暫留作用，使人的感覺(jué)好像各位數(shù)碼管同時(shí)都在顯示。74HC595是一個(gè)8位串行輸入、并行輸出的位移緩存器。其內(nèi)部具有8位移位寄存器和一個(gè)存儲(chǔ)器，具有三態(tài)輸出功能。該芯片有個(gè)并行的數(shù)據(jù)輸出，同時(shí)芯片的輸入是串行數(shù)據(jù)，也就是說(shuō)我們使用一個(gè)串行輸入口就可以并行輸出八個(gè)輸入的串行數(shù)據(jù)。其可以把串行的信號(hào)轉(zhuǎn)為并行的信號(hào)，因此常用做各種數(shù)碼管以及點(diǎn)陣屏的驅(qū)動(dòng)芯片。其具體電路由圖2-15所示。圖2-15數(shù)碼管顯示電路第3章系統(tǒng)軟件設(shè)計(jì)第3.1節(jié)VerilogHDL語(yǔ)言簡(jiǎn)介硬件描述語(yǔ)言（HardwareDescriptionLanguage，HDL）是以代碼形式來(lái)描述數(shù)字系統(tǒng)電路的結(jié)構(gòu)以及行為的語(yǔ)言，用它可以來(lái)表示邏輯電路圖、邏輯表達(dá)式等，還可以表示數(shù)字邏輯系統(tǒng)中所完成的邏輯功能。數(shù)字電路設(shè)計(jì)者則利用這種語(yǔ)言，可以從頂層到底層或者底層到頂層逐層描述自己的設(shè)計(jì)思想方法，用一系列分層次的模塊來(lái)表達(dá)一個(gè)極其復(fù)雜的數(shù)字系統(tǒng)網(wǎng)絡(luò)。然后利用電子設(shè)計(jì)自動(dòng)化（EDA）軟件，逐層進(jìn)行仿真測(cè)試驗(yàn)證，再把其中需要轉(zhuǎn)變?yōu)閷?shí)際電路的模塊進(jìn)行組合，經(jīng)過(guò)自動(dòng)綜合工具轉(zhuǎn)換到門(mén)級(jí)電路網(wǎng)表。在接下來(lái)，利用專用集成電路ASIC或FPGA的自動(dòng)布局布線工具，把門(mén)級(jí)電路網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路結(jié)構(gòu)。目前常用的硬件描述語(yǔ)言主要有兩種，一種是VerilogHDL，另一種是VHDL。VHDL與Verilog相比，有以下優(yōu)勢(shì)：語(yǔ)法比VerilogHDL更加嚴(yán)謹(jǐn)，通過(guò)EDA工具自動(dòng)語(yǔ)法檢查，更容易排除掉許多設(shè)計(jì)上的疏忽。有著很好的行為級(jí)描述能力和一定的系統(tǒng)級(jí)描述能力，而VerilogHDL在建模的時(shí)候，行為級(jí)與系統(tǒng)級(jí)抽象能力及相關(guān)描述能力比不上VHDL。VHDL與Verilog相比，有以下不足之處：VHDL代碼較繁瑣，在相同邏輯功能描述時(shí)，VerilogHDL的代碼要比VHDL少上許多。VHDL對(duì)數(shù)據(jù)類型的匹配要求比VerilogHDL嚴(yán)格許多，初學(xué)的時(shí)候會(huì)感到不是很方便，編程起來(lái)也比較費(fèi)時(shí)間；而VerilogHDL則支持自動(dòng)類型轉(zhuǎn)換，初學(xué)者容易入門(mén)。VHDL對(duì)版圖級(jí)、管子級(jí)這些較為底層的描述級(jí)別幾乎不支持，無(wú)法直接用作集成電路底層建模。VerilogHDL在很多語(yǔ)法上都和C語(yǔ)言極其相似，甚至有些語(yǔ)法是通用的，這也是VerilogHDL語(yǔ)言容易上手的一個(gè)很重要的原因。VerilogHDL語(yǔ)言本身就是從C語(yǔ)言繼承并發(fā)展而來(lái)的，但是它主要用于描述硬件，和C語(yǔ)言這種軟件語(yǔ)言思想完全不同。VerilogHDL語(yǔ)言最初是1983年由GatewayDesignAutomation公司開(kāi)發(fā)的，作為其模擬器產(chǎn)品的硬件建模語(yǔ)言。

由于其模擬和仿真器產(chǎn)品的廣泛應(yīng)用，VerilogHDL逐漸被許多設(shè)計(jì)者接受并作為一種方便實(shí)用的語(yǔ)言。

VerilogHDL語(yǔ)言于1990進(jìn)入公眾領(lǐng)域，并且在1995年成為IEEE標(biāo)準(zhǔn)，稱為IEEEStd1364－1995，俗稱Verilog-95。

設(shè)計(jì)者發(fā)現(xiàn)Verilog-95的使用有所改進(jìn)。

VerilogHDL進(jìn)行了修訂和擴(kuò)充，以解決用戶在使用VerilogHDL時(shí)遇到的問(wèn)題，VerilogHDL后來(lái)成為電氣電子工程師學(xué)會(huì)(IEEE)Std1364標(biāo)準(zhǔn)，俗稱Verilog-2001。

Verilog-2001是對(duì)Verilog-95的重大改進(jìn)，增加了敏感列表、多維數(shù)組、生成語(yǔ)句塊、命名端口連接等新的實(shí)用工具。

目前，Verilog-2001是VerilogHDL最主流的版本，得到大多數(shù)商業(yè)電子設(shè)計(jì)自動(dòng)化軟件的支持。第3.2節(jié)軟件開(kāi)發(fā)流程QuartusII是Altera公司的綜合性FPGA開(kāi)發(fā)軟件，可以完成從設(shè)計(jì)輸入到硬件配置的完整FPGA設(shè)計(jì)流程。在該環(huán)境下對(duì)FPGA進(jìn)行代碼編譯和開(kāi)發(fā)。在該環(huán)境中，程序經(jīng)過(guò)編譯后，可通過(guò)JTAG接口與FPGA連接，并進(jìn)一步進(jìn)行仿真調(diào)試。軟件主要流程包括按鍵消抖模塊、七路按鍵處理模塊、數(shù)碼管顯示模塊、DDS輸出模塊，如圖3-1（a）、（b）所示為軟件信號(hào)流程圖。上電后系統(tǒng)首先按照默認(rèn)設(shè)計(jì)進(jìn)行運(yùn)行，然后通過(guò)按下按鍵，來(lái)改變不同的數(shù)據(jù)，最終完成系統(tǒng)的輸出。（a）按鍵模塊流程圖（b）數(shù)碼管顯示及DDS輸出流程圖圖3-1信號(hào)流程圖第3.3節(jié)直接數(shù)字頻率合成模塊設(shè)計(jì)直接數(shù)字合成器也就是DDS(DirectDigitalSynthesizer)，是一種新型的頻率合成技術(shù)，具有相對(duì)帶寬高，頻率轉(zhuǎn)換時(shí)間短、分辨率高和相位連續(xù)性好等優(yōu)點(diǎn)。頻率、相位和幅度數(shù)控調(diào)制易于實(shí)現(xiàn)，在通信領(lǐng)域得到了廣泛的應(yīng)用。其基本結(jié)構(gòu)如圖3-2所示。圖3-2DDS基本結(jié)構(gòu)圖由圖3-2可以看出，DDS主要包括相位累加器、相位調(diào)制器、波形數(shù)據(jù)表和D/A轉(zhuǎn)換器。該相位累加器由N位加法器和N位寄存器組成。當(dāng)時(shí)鐘上升沿到來(lái)時(shí)，加法器將頻率控制字添加到累加寄存器的相位數(shù)據(jù)輸出中，結(jié)果反饋到累加寄存器的數(shù)據(jù)輸入端，加法器繼續(xù)頻率控制字字添加到下一個(gè)時(shí)鐘脈沖。這樣，相位累加器在時(shí)鐘的作用下，是對(duì)頻率控制字的連續(xù)線性相位累加。即在每個(gè)時(shí)鐘脈沖輸入時(shí)，相位累加器將頻率控制字累積一次。相位累加器的數(shù)據(jù)是合成信號(hào)的相位。相位累加器的溢出頻率是DDS輸出的信號(hào)頻率。相位累加器將數(shù)據(jù)輸出為波形存儲(chǔ)器的相位采樣地址，從而可以檢查存儲(chǔ)在波形存儲(chǔ)器中的波形采樣值，完成相位到幅度的轉(zhuǎn)換。波形存儲(chǔ)器的輸出數(shù)據(jù)被發(fā)送到D/A轉(zhuǎn)換器，該轉(zhuǎn)換器將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)輸出。DDS信號(hào)流程示意圖如圖3-3所示:圖3-3DDS信號(hào)流程示意圖這里相位累加器位數(shù)為N位（N的取值范圍實(shí)際應(yīng)用中一般為24-32），相當(dāng)于把正弦信號(hào)在相位上的精度定義為N位，所以其分辨率為12N。若DDS的時(shí)鐘頻率為Fclk，頻率控制字fword為1，則輸出頻率為Fout=Fclk2N，這個(gè)頻率相當(dāng)于“基頻”。若fword為B，則輸出頻率為Fout=B×Fclk2N，因此理論上由以上三個(gè)參數(shù)就可以得出任意的fo輸出頻率。且可得出頻率分辨率由時(shí)鐘頻率和累加器的位數(shù)決定的結(jié)論。當(dāng)參考時(shí)鐘頻率越高，累加器位數(shù)越高，輸出頻率分辨率就越高。從上式分析可得，當(dāng)系統(tǒng)輸入時(shí)鐘頻率Fclk不變時(shí)，輸出信號(hào)頻率由頻率控制字B所決定，由上式可得：B=2圖3-4DDS代碼實(shí)現(xiàn)第3.4節(jié)按鍵模塊設(shè)計(jì)按鍵是最常見(jiàn)的電子元器件之一，在電子設(shè)計(jì)中得到了廣泛的應(yīng)用。

我們可以把它作為系統(tǒng)復(fù)位信號(hào)或控制信號(hào)的外部輸入。然而，由于其結(jié)構(gòu)和原理，伴隨著按鍵的的關(guān)閉和斷開(kāi)，金屬簧片會(huì)產(chǎn)生一系列的抖動(dòng)，而且抖動(dòng)的次數(shù)和間隔是不可預(yù)測(cè)的，這就需要濾波以消除抖動(dòng)對(duì)硬件或者軟件的影響。一般情況下，抖動(dòng)總持續(xù)時(shí)間不超過(guò)20ms。這種抖動(dòng)可以通過(guò)硬件電路或軟件設(shè)計(jì)來(lái)消除。硬件電路消除抖動(dòng)適用于按鍵較少。由于我們?cè)谶@個(gè)設(shè)計(jì)中使用了七個(gè)按鍵，所以使用了一個(gè)軟件消抖方法，它檢測(cè)到按鍵是關(guān)閉時(shí)，然后執(zhí)行延時(shí)程序。基于5ms到10ms的抖動(dòng)時(shí)間，我們產(chǎn)生了20ms的延時(shí)，使前沿抖動(dòng)消失，然后再次檢測(cè)按鍵。如果按鍵仍然關(guān)閉，則確認(rèn)按下了一個(gè)真實(shí)的按鍵。其實(shí)現(xiàn)代碼如圖3-5所示：設(shè)置一個(gè)20ms計(jì)數(shù)器，當(dāng)計(jì)數(shù)時(shí)間超過(guò)20ms后判斷是否按鍵是否按下，如果按下則將key_flag位變成1這樣就代表了按鍵確實(shí)按下了，否則就是沒(méi)有按下。圖3-5按鍵消抖代碼實(shí)現(xiàn)第3.5節(jié)數(shù)碼管模塊設(shè)計(jì)在該模塊設(shè)計(jì)中其輸入的數(shù)據(jù)是待顯示的數(shù)據(jù)，然后將待顯示的數(shù)據(jù)轉(zhuǎn)換為二進(jìn)制數(shù)傳給HC595進(jìn)行解碼顯示。其代碼實(shí)現(xiàn)如圖3-6所示。圖3-6數(shù)碼管代碼實(shí)現(xiàn)

第4章仿真分析與硬件測(cè)試第4.1節(jié)仿真分析下面使用ModelSim10.1仿真軟件對(duì)所設(shè)計(jì)的系統(tǒng)進(jìn)行波形測(cè)試，用來(lái)驗(yàn)證系統(tǒng)的正確性。主要測(cè)試部分包括按鍵控制以及波形顯示。下面是一些軟件參數(shù)的說(shuō)明。按鍵參數(shù)說(shuō)明：（1）key_in0：通道A頻率加100Hz；（2）key_in1：通道A頻率減100Hz；（3）key_in2：通道A切換波形選擇；（4）key_in3：通道B頻率加100Hz；（5）key_in4：通道B頻率減100Hz；（6）key_in5：通道B切換波形選擇；（7）key_in6：數(shù)碼管顯示通道A與通道B數(shù)據(jù)的切換。DA輸出說(shuō)明：（1）DA_Data_A通道A的DA輸出波形（2）DA_Data_B通道B的DA輸出波形（3）Verilog_DDS0/Freq通道A的頻率控制（4）Verilog_DDS0/wave通道A的波形控制（5）wave=0輸出正弦波（6）wave=1輸出方波（7）wave=2輸出三角波（8）Verilog_DDS1/Freq通道B的頻率控制（9）Verilog_DDS1/wave通道B的波形控制（10）wave=0輸出正弦波（11）wave=1輸出方波（12）wave=2輸出三角波仿真全局視圖如圖4-1所示：圖4-1仿真全局視圖對(duì)通道A進(jìn)行仿真測(cè)量。按鍵0按下后測(cè)量按下前后輸出波形頻率的變化如圖4-2所示，按下前為1000Hz,按下后為1100Hz,滿足所需要求。圖4-2按鍵0按下仿真圖按鍵1按下后測(cè)量按下前后輸出波形頻率的變化如圖4-3所示，按下前為1200Hz,按下后為1100Hz,滿足所需要求。圖4-3按鍵1按下仿真圖按鍵2按下后查看按下前后輸出波形樣式的變化如圖4-4所示，按下前為正弦波,按下后為方波,滿足所需要求。圖4-4按鍵2按下仿真圖對(duì)通道B進(jìn)行仿真測(cè)量。按鍵4按下后測(cè)量按下前后輸出波形頻率的變化如圖4-5所示，按下前為1000Hz,按下后為1100Hz,滿足所需要求。圖4-5按鍵4按下仿真圖按鍵5按下后測(cè)量按下前后輸出波形頻率的變化如圖4-6所示，按下前為1200Hz,按下后為1100Hz,滿足所需要求。圖4-6按鍵5按下仿真圖按鍵6按下后查看按下前后輸出波形樣式的變化如圖4-7所示，按下前為正弦波,按下后為方波,滿足所需要求。圖4-7按鍵6按下仿真圖根據(jù)上述仿真結(jié)果，基本驗(yàn)證代碼是沒(méi)有問(wèn)題的。第4.2節(jié)硬件測(cè)試

第5章總結(jié)與展望第5.1節(jié)總結(jié)本設(shè)計(jì)的雙通道幅頻可調(diào)DDS波形發(fā)生器基于FPGA靈活的現(xiàn)場(chǎng)可編程能力輸出了電子技術(shù)實(shí)驗(yàn)中常用的三種波形。每個(gè)通道的波形均可獨(dú)立切換波形、調(diào)節(jié)頻率與幅度，滿足了大部分用戶的需求。另外若用戶需要其他不規(guī)則波形，可自行生成波形的mif文件例化到波形ROM中，其他硬件模塊無(wú)需調(diào)整就可方便地輸出任意波形，相比于傳統(tǒng)基于模擬技術(shù)的波形發(fā)生器具有更高的靈活性、集成度和頻率分辨率。若采用上位機(jī)與硬件電路通信設(shè)置波形與頻率，則將更利于用戶操作，更利于該系統(tǒng)應(yīng)用于通信、測(cè)控、電子線路以及儀器儀表等領(lǐng)域。第5.2節(jié)展望雖然本設(shè)計(jì)在圍繞上述問(wèn)題的研究過(guò)程中取得了一定成果，但是在某些指標(biāo)的實(shí)現(xiàn)效果上依然存在提升與進(jìn)步空間。需要在后續(xù)的研究研究過(guò)程中進(jìn)行不斷探索與努力。未來(lái)，還需要針對(duì)以下問(wèn)題進(jìn)行改進(jìn)與完善：擴(kuò)展輸出信號(hào)頻率，本次設(shè)計(jì)所實(shí)現(xiàn)的頻率范圍為1Hz到1MHz，但是我相信在不斷的優(yōu)化下可以擴(kuò)展他的上限頻率以及下限頻率，同時(shí)在高頻部分的衰減問(wèn)題也可以通過(guò)FPGA內(nèi)部算法來(lái)進(jìn)行彌補(bǔ)。這也是在未來(lái)主要研究的部分?jǐn)U展波形種類，雖然本次設(shè)計(jì)所實(shí)現(xiàn)的波形以及能夠滿足大部分日常的使用，但在某些具體的應(yīng)用場(chǎng)合下還是顯得不夠用，因此擴(kuò)展更多樣更豐富的波形種類就顯得尤為重要。

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