科技創(chuàng)新結題報告-《基于FPGA多功能實驗測試開發(fā)板》

1課題研究目的基于FPGA多功能試驗開發(fā)板，主要功能是利用FPGA處理模塊實現(xiàn)對邏輯門電路的調(diào)試。本項目能提供I/O接口的多組輸入輸出端，應用AD轉(zhuǎn)換器實現(xiàn)模擬信號向數(shù)字信號的轉(zhuǎn)換、同時具有調(diào)整輸入頻率、差分信號的處理等等輔助功能。FPGA即現(xiàn)場可編程邏輯門陣列，他是在PAL、GAL、EPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點。FPGA采用了邏輯單元陣列LCA這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB、輸出輸入模塊IOB和內(nèi)部連線（Internetconect）三個部分。可以支持一片PROM編輯多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設模式可以將FPGA作為微處理器的外設，由微處理器對其編程。FPGA具有體系結構和邏輯單元靈活、集成度高以及使用范圍寬等優(yōu)點，兼容了PLD和通用門陣列優(yōu)點，可以實現(xiàn)較大規(guī)模的電路，編程也很靈活。2課題背景本項目主要針對在校大學生在邏輯門電路的設計過程中所遇到的問題而設，經(jīng)調(diào)查得知市場上現(xiàn)有的FPGA學習板不是功能過于單一，就是將FPGA與實驗電路集成一體，當學習遇到一定程度并初步具備自主設計能力的時候，這樣的學習板顯然已經(jīng)不能滿足進一步學習的要求。本項目將采用FPGA核心板與實驗板相分離的結構，核心板主要FPGA芯片和電源、配置芯片和計數(shù)器組成，即FPGA的最小系統(tǒng)組成，配有多組的空閑的輸入輸出端子，并都以核心板的插針引出。當學生初步具備自主設計能力的時候，可以自主設計實現(xiàn)更復雜功能的實驗板，并將核心板插接到自主設計的實驗板插座上，即可利用FPGA的所有I/O來組裝自己的電路。3課題研究主要內(nèi)容3.1數(shù)據(jù)采集系統(tǒng)總體設計本實驗板能對三路模擬信號和四路光柵信號進行高速同步數(shù)據(jù)采集，同時預留了20路可擴展I/O接口，并且預留了與計算機可進行通訊的PCI總線接口，方便擴展。其數(shù)據(jù)采集系統(tǒng)結構如圖1所示。本實驗開發(fā)板主要包括A/D轉(zhuǎn)換模塊、光柵信號接收模塊、FPGA模塊、PCI總線接口模塊和FIFO數(shù)據(jù)緩存模塊。以下是各個模塊的簡單介紹：圖1數(shù)據(jù)采集系統(tǒng)結構框圖（1）A/D轉(zhuǎn)換模塊。將模擬信號經(jīng)過A/D轉(zhuǎn)換器件轉(zhuǎn)換成能夠被計算機識別的數(shù)字信號，根據(jù)采樣速率、轉(zhuǎn)換精度、設計通用性等方面的考慮，本系統(tǒng)采用三片MAXIM公司的16位串行模數(shù)轉(zhuǎn)換器件MAX195實現(xiàn)對三路測頭信號的模數(shù)轉(zhuǎn)換。（2）光柵信號接收模塊。主要處理光柵信號，光柵信號為四路差分信號，因此在設計時利用差分信號接收器將四路差分信號轉(zhuǎn)換為相差90°的正交方波信號。本實驗開發(fā)板選用MC3486實現(xiàn)光柵差分信號的接收功能。（3）FPGA模塊。FPGA作為本系統(tǒng)的控制核心，實現(xiàn)對A/D轉(zhuǎn)換器控制；光柵信號的數(shù)字濾波、四細分辨相和可逆計數(shù)控制；數(shù)據(jù)采樣控制；地址譯碼；FIFO讀寫控制；與PCI接口芯片通信控制等功能。FPGA時鐘頻率高，內(nèi)部延時小，運行速度快，全部控制邏輯由硬件完成，其內(nèi)部寄存器資源比較豐富。FPGA可以克服單片機時鐘頻率低和DSP對外圍設備復雜邏輯控制能力不強的不足，滿足用戶使用時對實時性和同步性的需求。綜合系統(tǒng)成本等方面考慮，本系統(tǒng)選用Altera公司Cyclone系列的EP1C3T144C6型FPGA芯片。（4）PCI總線接口模塊。數(shù)據(jù)采集系統(tǒng)與計算機之間的數(shù)據(jù)傳遞是采DS1233對RESET信號延時約為350ms，即系統(tǒng)上電350ms后RESET信號才由低電平變?yōu)楦唠娖?，此時才開始進行自動校準，保證了自動校準的正確性。圖2中，CS信號為片選信號，輸入低電平時選通，選通后才能使串行數(shù)據(jù)輸出口有數(shù)據(jù)輸出，在本系統(tǒng)中直接接地即可。DOUT，EOC信號經(jīng)過光電耦器后與FPGA相連。其中，DOUT是MAX195串行數(shù)據(jù)輸出口，將轉(zhuǎn)換完成的16位二進制數(shù)碼串行輸出，輸出時高位在前。EOC為MAX195輸出的轉(zhuǎn)換結束信號，低電平有效，在轉(zhuǎn)換開始后一個時鐘周期上升為高電平，并在轉(zhuǎn)換結束后一個時鐘周期變?yōu)楦唠娖?。FPGA通過檢測此信號的變化判定何時讀取串行數(shù)字信號。FPGA輸出的信號ADCCONV，ADCCLK_D經(jīng)過光電耦合器件后，用以控制MAX195進行A/D轉(zhuǎn)換。CLK信號是MAX195工作時鐘信號，由FPGA對其時鐘信號分頻得到，大小為1.7MHz。信號用以控制MAX195開始轉(zhuǎn)換，在FPGA內(nèi)由控制邏輯實現(xiàn)。信號為低電平時，開始A/D轉(zhuǎn)換。在本部分電路設計中還有一個重要信號REF，作為MAX195的基準電源，精度不高的電壓基準源將直接影響模數(shù)轉(zhuǎn)換器的精度。以MAX195為例，采用+5V基準電壓，電壓信號分辨力為：當+5V基準電壓有0.125%的變化時產(chǎn)生的誤差為： 由此可得16位A/D轉(zhuǎn)換器的實際精度為：位如前面所述，為保證A/D的精度和穩(wěn)定性，本實驗開發(fā)板選用REF198提供穩(wěn)定的基準電壓，如圖3所示。圖3基準電壓產(chǎn)生電路3.3光柵信號數(shù)據(jù)采集電路設計光柵傳感器輸出的信號是四路差分信號，這樣能提高信號的抗干擾性。在實驗開發(fā)板中采用MC3486差分信號接收器將四路差分信號轉(zhuǎn)換為相差為90°的正交方波信號，正交方波信號傳輸?shù)紽PGA內(nèi)進行數(shù)字濾波、細分辨向和可逆計數(shù)等處理，最后將數(shù)據(jù)傳輸給計算機。其中X，Y軸光柵傳感器信號接收電路如圖4所示。由圖中可以看出，X軸的四路差分信號-xUa1，xUa1，xUa2，-xUa2經(jīng)過MC3486后轉(zhuǎn)換為XA，XB兩路正交方波信號。圖4光柵傳感器信號接收電路3.4FIFO數(shù)據(jù)緩存電路設計為了滿足用戶對高速采集的需求，采用了大容量的數(shù)據(jù)緩沖器將數(shù)據(jù)緩存，之后采用高效的方式進行傳輸，這樣可以提高數(shù)據(jù)傳輸?shù)男屎驼麄€系統(tǒng)的性能。本系統(tǒng)采用FIFO對高速采集的數(shù)據(jù)緩存。3.4.1FIFO芯片選擇為了能最大限度的利用PCI接口，選擇的FIFO的處理速度應小于15ns(1/66M)；為了能連續(xù)的采集信號，要求FIFO有FH標志(半滿標志)；為了檢測采集卡是否有丟失數(shù)據(jù)的現(xiàn)象(當計算機的處理速度小于采集卡的采集速度，F(xiàn)IFO很快就存滿了，再采集的數(shù)據(jù)就會丟失)，還要求FIFO有FE（空標志）和FF標志（滿標志）。根據(jù)上面的三點，本系統(tǒng)選用IDT公司推出的IDT72XX系列FIFO存儲器芯片。3.4.2IDT7206控制電路IDT7206容量為16K×9位，用兩片IDT7206進行位擴展可構成一個具有16K×16位容量的高速FIFO緩沖器。如圖5為IDT7206接口示意圖。由圖中可以看出，在數(shù)據(jù)采集過程中，F(xiàn)PGA通過控制兩片IDT7026的寫信號F_W#，將采集的數(shù)據(jù)通過16位數(shù)據(jù)總線按順序存入兩片IDT7206中（分別存儲16位數(shù)據(jù)的低8位和高8位）。同時，F(xiàn)PGA檢測IDT7206的半滿信號HF#是否有效，如果此信號有效，表示FIFO已經(jīng)處于半滿狀態(tài)，F(xiàn)PGA觸發(fā)中斷信號，上位機響應中斷，開始讀取數(shù)據(jù)，防止FIFO內(nèi)數(shù)據(jù)存滿后造成數(shù)據(jù)丟失。FPGA通過控制IDT7206的F_R#信號，將FIFO內(nèi)的數(shù)據(jù)按順序傳輸?shù)綌?shù)據(jù)總線上，供上位機讀取。數(shù)據(jù)的讀取過程不影響FPGA繼續(xù)向FIFO內(nèi)寫入數(shù)據(jù)，保證了數(shù)據(jù)采集的連續(xù)性。圖5IDT7206接口示意圖3.5FPGA控制邏輯設計及實現(xiàn)本系統(tǒng)選用了Altera公司的Cyclone系列的EP1C3T144C6型號的FPGA，Cyclone系列FPGA是Altera公司推出的目前成本最低的FPGA器件系列產(chǎn)品。能有效降低本數(shù)據(jù)采集系統(tǒng)的設計成本。EP1C3T144C8是基于1.5V、0.13μm、SRAM工藝的FPGA，它集成度高，內(nèi)部邏輯資源豐富，共有2910個邏輯單元，59904位RAM，最大可用管腳為104，能夠滿足本系統(tǒng)使用。工作時需要提供+1.5V和+3.3V兩種工作電壓，支持LVTTL、LVCMOS、PCI、LVDS、RSDS等接口。本數(shù)據(jù)采集系統(tǒng)中FPGA作為控制核心，主要實現(xiàn)光柵數(shù)據(jù)采集、模擬信號采集、FIFO讀寫控制等功能。FPGA選用40MHz工作時鐘，選用EPCS1低成本串行配置芯片。其邏輯控制框圖如圖6所示。圖6FPGA邏輯控制框圖3.5.1AD數(shù)據(jù)采集模塊A/D轉(zhuǎn)換器件MAX195有兩種數(shù)據(jù)轉(zhuǎn)換傳輸方式，本系統(tǒng)中采用同步數(shù)據(jù)轉(zhuǎn)換傳輸方式，其轉(zhuǎn)換時序圖如圖7所示。由時序圖可以看出，MAX195通過檢測信號為低電平后啟動一次轉(zhuǎn)換，從上次轉(zhuǎn)換結束到本次轉(zhuǎn)換開始至少需要四個時鐘周期，如果從上次轉(zhuǎn)換結束到新一次信號變低的時間大于或等于三個時鐘周期，MAX195會在信號變低后的下一個時鐘周期開始轉(zhuǎn)換，如果從上次轉(zhuǎn)換結束到新一次信號變低的時間小于三個時鐘周期，MAX195會在上次轉(zhuǎn)換結束后的第四個時鐘周期開始下一次轉(zhuǎn)換。因此，MAX195完成一次A/D轉(zhuǎn)換的時間至少為20個時鐘周期。當MAX195有串行數(shù)據(jù)輸出時，信號是高電平狀態(tài)，可以在FPGA內(nèi)通過檢測信號高電平狀態(tài)來讀取數(shù)據(jù)。數(shù)據(jù)可以在時鐘上升沿時讀取，也可以在時鐘下降沿讀取。圖7MAX195轉(zhuǎn)換時序圖在FPGA內(nèi)采用VerilogHDL語言設計實現(xiàn)MAX195的A/D轉(zhuǎn)換控制及串行數(shù)據(jù)接收，并進行串并轉(zhuǎn)換，將16位串行數(shù)據(jù)轉(zhuǎn)換為16位并行數(shù)據(jù)。其FPGA內(nèi)部實現(xiàn)過程如圖8所示。圖8MAX195A/D轉(zhuǎn)換控制模塊由于FPGA系統(tǒng)時鐘是40MHz，而MAX195工作時鐘最大為1.7MHz，需要對40MHz系統(tǒng)時鐘分頻為1.7MHz，用Verilog實現(xiàn)此種小數(shù)分頻很麻煩，為實現(xiàn)這種分頻，在此模塊中先利用EP1C3T144C6內(nèi)部的鎖相環(huán)將40MHz系統(tǒng)時鐘（clk_400）分頻為34MHz（clk_340）時鐘信號，再將clk_340時鐘信號20分頻即得到MAX195所需要的1.7MHz工作時鐘（clkout_17）。圖9為時鐘分頻功能仿真圖。圖9時鐘分頻功能仿真圖要實現(xiàn)MAX195轉(zhuǎn)換控制，需要FPGA產(chǎn)生控制信號，信號要和時鐘信號clkout_17同步，并確保在時鐘信號為低電平時出現(xiàn)，且需要保持至少40ns。因此，AD_CONV模塊產(chǎn)生的conv信號與時鐘信號通過“或”門，達到信號同步的目的，輸出最終用于控制MAX195轉(zhuǎn)換的信號。圖10為信號功能仿真圖。由圖中可以看出，設計能夠?qū)崿F(xiàn)每隔20個時鐘周期將信號置低一次，控制一次A/D轉(zhuǎn)換。圖10信號功能仿真圖在本控制模塊中，還實現(xiàn)了數(shù)據(jù)串并轉(zhuǎn)換功能，在A/D轉(zhuǎn)換過程中，AD_CONV模塊根據(jù)MAX195產(chǎn)生的eoc信號采集數(shù)據(jù)，當檢測到eoc信號為高電平時，在每個時鐘下降沿將Din輸入接口的二進制數(shù)據(jù)按順序存入內(nèi)部的16位寄存器，并以data[15..0]的方式輸出，實現(xiàn)串并轉(zhuǎn)換。3.5.2光柵數(shù)據(jù)采集模塊為了提高光柵信號抗干擾能力，需要在FPGA內(nèi)部對四路正交光柵信號進行數(shù)字濾波、細分與辨向、可逆計數(shù)等處理。(1)光柵信號數(shù)字濾波由光柵傳感器輸出的信號雖然經(jīng)過了預處理，但在現(xiàn)場環(huán)境中仍會受噪聲信號的影響。為了消除噪聲信號，在FPGA內(nèi)部設計數(shù)字濾波器，可以有效的防止計數(shù)器產(chǎn)生誤計數(shù)。圖11是光柵信號數(shù)字濾波器的邏輯示意圖。其基本工作原理是將輸入的方波信號通過四個時鐘周期的延遲來克服毛刺和噪聲信號。圖中，CLK是系統(tǒng)工作時鐘，A是方波信號，F(xiàn)A是濾波器輸出信號。圖11光柵信號數(shù)字濾波邏輯實現(xiàn)對光柵信號數(shù)字濾波器的功能仿真如圖12所示，帶有毛刺的光柵信號A，經(jīng)過濾波器后，信號中的毛刺消除，而光柵信號只是延時了一段時間，其它都未改變，達到了濾波器設計的目的。并不是任何大小的毛刺信號通過此濾波器都能消除的，如果毛刺信號的寬度大于濾波器的延時寬度，濾波器將對此信號不起作用。但在濾波器設計時不能為了濾掉低頻的毛刺信號而增加濾波器的延時，這有可能將光柵信號也濾掉。圖12光柵信號數(shù)字濾波器的功能仿真(2)光柵信號細分、辨向與可逆計數(shù)根據(jù)光柵傳感器測位移原理，若直接對光柵信號進行計數(shù)，其分辨力就是一個信號周期所對應的位移量。為了提高測量系統(tǒng)的分辨力，需要對正交光柵信號進行細分。本系統(tǒng)中在FPGA內(nèi)部對光柵信號進行了四細分。光柵四細分原理如圖13所示。在FPGA內(nèi)通過CLK信號檢測每路光柵的上升沿和下降沿，當檢測到光柵信號上升沿或下降沿到來時，輸出一個脈沖信號，最后將兩路光柵分別在上升沿和下降沿產(chǎn)生的脈沖信號通過“或”門組合，便實現(xiàn)了兩路光柵信號的四細分功能。需要注意的是如果光柵信號頻率太高，而時鐘頻率太低，則會使最終輸出的脈沖信號在經(jīng)過“或”門時重疊，不能實現(xiàn)兩路正交光柵信號的四細分。同時，由于光柵位移傳感器的指示光柵一般允許在正、反兩個方向移動，故需對信號進行辨向處理。如果指示光柵往正方向運動，計數(shù)器就進行加計數(shù)，反之，計數(shù)器進行減計數(shù)。如圖14所示光柵辨向計數(shù)的狀態(tài)轉(zhuǎn)換圖，正向運動時，狀態(tài)轉(zhuǎn)換為00→10→11→01→00，此時，每變換一個狀態(tài)，F(xiàn)PGA內(nèi)部32位可逆計數(shù)器則進行加1計數(shù)；反向運動時，狀態(tài)轉(zhuǎn)換為00→01→11→10→00，此時，每變換一個狀態(tài)，F(xiàn)PGA內(nèi)部32位可逆計數(shù)器則進行加減1計數(shù)。圖13正交光柵信號四細分原理圖圖14可逆計數(shù)器的辨向狀態(tài)轉(zhuǎn)換圖正交光柵信號四細分、辨向和可逆計數(shù)模塊仿真圖如圖15和圖16所示。由圖中可以看出FPGA內(nèi)32位可逆計數(shù)器是通過判定兩路正交光柵的狀態(tài)對細分后的脈沖信號進行加減計數(shù)的。由于FPGA內(nèi)邏輯實現(xiàn)存在延時，細分脈沖信號的產(chǎn)生不是剛好出現(xiàn)在光柵信號的上升沿或下降沿，而是存在一定的時間延時，但這不影響對光柵信號細分、辨向和可逆計數(shù)功能的實現(xiàn)。圖15正交光柵正向運動四細分計數(shù)仿真圖圖16正交光柵正向運動四細分計數(shù)仿真圖3.6PCI總線接口設計PCI9052是PLX公司推出的一種簡單、高效的PCI從設備接口，可實現(xiàn)多種外設局部總線和PCI的互連。它的局部總線可以通過編程設置為8/16/32位的（非）復用總線，使局部總線快速轉(zhuǎn)換到PCI總線上。在本系統(tǒng)中利用PCI9052實現(xiàn)PCI接口功能的示意圖如圖16所示。圖16PCI9052接口示意圖由圖中可以看出，PCI9052接口分三部分：與PCI總線接口；與局部總線接口和串行EEPROM的接口。在此種實現(xiàn)方式中，PCI9052作為PCI總線的從設備，局部總線的主設備，實現(xiàn)了PCI總線和局部總線之間的數(shù)據(jù)傳輸。PCI9052從PCI總線側獲得傳輸命令和讀寫數(shù)據(jù)的地址后，一方面對這個操作命令做出反應，將其傳達給局部總線，另一方面將PCI總線傳送過來的數(shù)據(jù)地址映射為局部總線可識別的地址。當局部總線準備好后，PCI9052會收到局部總線側做出的響應信號。如果是讀周期，PCI9052會將指定地址的數(shù)據(jù)由PCI總線讀到用戶側；如果是寫周期，PCI9052會將事先由PCI總線側的數(shù)據(jù)寫到局部總線地址指定的存儲區(qū)域。圖16中所給出的主要是局部總線部分關鍵信號的連接及EEPROM的接口實現(xiàn)。LINTi1是PCI9052局部總線側的中斷信號引腳，F(xiàn)PGA通過控制此信號有效可以在PCI總線側產(chǎn)生中斷信號INTA#，即PCI中斷發(fā)生。Windows操作系統(tǒng)收到這一信息，并傳遞給驅(qū)動程序處理。RD#，WR#，LW/R是局部總線的讀寫信號，當LW/R信號為高電平，WR#信號為低電平時，表示PCI9052向數(shù)據(jù)總線LAD[0..15]上寫入數(shù)據(jù)，當LW/R信號為低電平，RD#信號為低電平時，表示PCI9052將LAD[0..15]上數(shù)據(jù)讀入PCI總線上。LRDYi#是局部總線準備就緒信號，在讀數(shù)據(jù)時有效表示數(shù)據(jù)已經(jīng)在數(shù)據(jù)總線上，在寫數(shù)據(jù)時有效表示數(shù)據(jù)已經(jīng)被FPGA取走。LBE0，LBE1，LBE3，LA[2..6]共同組成了局部總線的8位地址線。TEST為測試信號，測試時需要接電源或拉高，正常工作時接地或拉低。LHOLD是局部總線請求信號，由于PCI9052不支持局部總線的設備的直接主控能力，通過此信號接地使PCI9052一直擁有局部總線控制權。PCI9052支持數(shù)據(jù)/地址總線（非）復用模式，通過MODE信號接地，表示地址和數(shù)據(jù)總線為非復用的。93CS46作為PCI9052的EEPROM，存儲了PCI9052的重要信息。在系統(tǒng)上電時PCI總線的RST#信號將PCI9052的內(nèi)部寄存器設置為缺省值，同時，PCI9052輸出局部復位信號LRESET#，并檢查EEPROM是否存在。如果設備上有EEPROM，并且EEPROM的第一個16字節(jié)非空，PCI9052將根據(jù)EEPROM內(nèi)容設置內(nèi)部寄存器，否則設為缺省值。PCI總線是一種高性能、與CPU無關的32/64位地址數(shù)據(jù)復用的總線，它支持突發(fā)傳輸、即插即用、電源管理等功能，不但能滿足現(xiàn)在的應用需要，而且能夠適應未來的需求。PCI總線支持硬件資源動態(tài)自動配置，以支持即插即用。在PCI設備插入PCI插槽或上電后，PCI總線配置機構自動根據(jù)PCI設備的要求實現(xiàn)配置。PCI總線支持內(nèi)存讀寫、I/O端口讀寫、中斷機制和DMA功能。由于這些硬件特點使PCI設備的WDM驅(qū)動程序的設計變得很復雜。開發(fā)PCI設備的驅(qū)動程序最好的方案是WDM驅(qū)動程序。在一個系統(tǒng)中開發(fā)出WDM驅(qū)動程序，稍加修改即可在其他系統(tǒng)中編譯運行。3.7上位機應用程序開發(fā)應用程序通過DeviceIoControl函數(shù)實現(xiàn)數(shù)據(jù)采集，為驗證數(shù)據(jù)能否進行正確讀出，設計應用程序如圖17所示。為了驗證數(shù)據(jù)的正確性，在讀取數(shù)據(jù)采集系統(tǒng)數(shù)據(jù)時，也用PMAC進行了讀取光柵值，數(shù)據(jù)采集卡采集的光柵數(shù)據(jù)通過與PMAC卡采集的數(shù)據(jù)進行對比，驗證了數(shù)據(jù)能夠正確讀出，同時驗證了數(shù)據(jù)采集系統(tǒng)對光柵信號的采集是正確的。在應用程序中同時讀出了測頭數(shù)據(jù)，此時測頭處于懸空狀態(tài)，通過計算數(shù)據(jù)所代表的實際電壓值為2V左右，與測頭信號在懸空狀態(tài)下經(jīng)過信號調(diào)理電路后數(shù)據(jù)的實際電壓值相同，表明測頭數(shù)據(jù)讀數(shù)正確。圖17上位機程序讀數(shù)據(jù)界面圖為驗證數(shù)據(jù)能否正確寫入到FPGA內(nèi)，可以在應用程序中對FPGA內(nèi)定義的某個寄存器寫入一個數(shù)據(jù)，然后對此寄存器進行讀操作，如果讀出的數(shù)據(jù)值跟寫入的數(shù)據(jù)值相同，則證明數(shù)據(jù)已經(jīng)寫入。經(jīng)過驗證，應用程序能對FPGA內(nèi)寄存器寫入數(shù)據(jù)。4、結論（成果介紹）本創(chuàng)新課題是以FPGA為核心研制的一套數(shù)據(jù)采集系統(tǒng)，通過硬件設計實現(xiàn)對A/D信號和四路光柵信號的高速采集，并能實現(xiàn)單點數(shù)據(jù)采集和連續(xù)數(shù)據(jù)采集兩種不同的數(shù)據(jù)采集方式。同時，通過軟件設計，實現(xiàn)數(shù)據(jù)的等間隔處理。主要完成的工作包括：（1）完成了以FPGA為控制核心的數(shù)據(jù)采集系統(tǒng)整體方案的設計；（2）硬件部分完成了A/D信號和光柵信號處理電路，數(shù)據(jù)傳輸接口電路，F(xiàn)PGA控制邏輯的開發(fā)；（3）在PROTEL環(huán)境下完成了原理圖的設計，生成了PCB電路板；（4）完成了實驗開發(fā)板的焊接，并進行調(diào)試；（5）學習了相關軟件和編程語言verilog等的學習；（6）軟件部分完成了PCI總線驅(qū)動程序和應用程序的開發(fā)，并在應用程序中完成了數(shù)據(jù)采集；（7）用Verilog語言開發(fā)了實驗板部分功能，并進行了仿真；（8）通過實驗對A/D信號穩(wěn)定性，光柵信號等間隔效果，數(shù)據(jù)采集效果等方面進行驗證與分析。為驗證本數(shù)據(jù)采集系統(tǒng)能否滿足需求，需要驗證數(shù)據(jù)采集系統(tǒng)采集的A/D信號的穩(wěn)定性、光柵信號是否丟失數(shù)據(jù)及能否實現(xiàn)高速實時的數(shù)據(jù)采集。A/D數(shù)據(jù)穩(wěn)定性實驗本實驗主要驗證在長時間工作的情況下，數(shù)據(jù)采集系統(tǒng)采集的情。每隔30秒采集一次AD數(shù)據(jù)，采集100分鐘內(nèi)數(shù)據(jù)。如圖18為采集的某一路AD數(shù)據(jù)波動曲線圖。圖18A/D穩(wěn)定性實驗曲線圖實驗驗證，能夠滿足穩(wěn)定性的需求。光柵信號采集實驗通過與標準模塊比對，發(fā)現(xiàn)不存在丟數(shù)現(xiàn)象，同時滿足能高速的采集數(shù)據(jù)，滿足了數(shù)據(jù)采集的實時性。5、經(jīng)費使用情況（1）電子元件672元（2）制版728元（3）資料檢索費100元6、問題、體會與收獲在制版的過程中，調(diào)試過程占據(jù)了我們很大一部分時間，我們發(fā)現(xiàn)了很多問題，例如光柵數(shù)據(jù)采集不穩(wěn)地，有丟數(shù)現(xiàn)象，系統(tǒng)通訊不可靠。通過本次課題研究，我們完成了實驗開發(fā)板，在PROTEL環(huán)境下完成了原理圖的設計，生成了PCB電路板，我們掌握了電路設計的基本流程，學會了verilog語言，學會使用仿真軟件對電路進行仿真；加深了對于一個系統(tǒng)的理解，學會構建系統(tǒng)。項目的順利實施與我們組團結協(xié)作是分不開的，組員間的密切配合使我們獲益很多。 增強了我們的動手操作能力，豐富了理論知識。研究是要與理論相結合的，在研究的過程中必須時刻與理論結合。通過實驗，加深了對理論知識的理解。提高了我們的創(chuàng)新能力，本次創(chuàng)新給了我們自由設計的機會，使我們的創(chuàng)新能力有了發(fā)揮的空間，提高了我們的創(chuàng)新能力。7、建議在研制和調(diào)試過程中，我們基本完成了預期各模塊的功能實現(xiàn)，但在通訊接口方面比較單一，可在后續(xù)工作中增加更多通訊接口模式。同時建議學校能夠組織更多這樣創(chuàng)新實踐機會。8、結束語與致謝我們在研究的過程中遇到了很多困難，有些通過檢索資料可以解決，但是由于其中涉及的問題，很多都超出了我們所學的知識范圍，在這些問題上，老師給予了我們很大的幫助。中期答辯時，答辯老師提出的建議和意見，對我們在后期制版的過程中，有很強的指導意義。感謝學校給予我們足夠的經(jīng)費支持，讓我們的課題得以順利完成。9、參考文獻昌明.基于PCI總線的高速數(shù)據(jù)采集卡的研制.國防科學技術大學碩士學位論文.2003:1~2王虎和.基于USB接口的多路數(shù)據(jù)采集系統(tǒng).哈爾濱工程大學碩士學位論文.2007:1~2汪步江.基于PCI總線的高速數(shù)據(jù)采集系統(tǒng).南京理工大學碩士學位論文.2004:10~1117~18孫肖子.電子設計指南.高等教育出版社.2006:228~254崔亦飛,黃瑩,張婭莉.MAX195A/D轉(zhuǎn)換器與單片機接口.集成電路.2002(12):74~75張艷秋,高瑋.MAX19516位A/D轉(zhuǎn)換器的原理及應用.本溪冶金高等專科學校學報.2002(1):12~13TomShanleyDonAnderson.PCISystemArehitecture.MindshareIne.2000王天雄,嚴利民,高輝.FPGA在智能儀表中的應用.電子技術.2007,(2):52~55Altera.CyeloneFPGAFamilyDataSheet.Altera.2006梁軍杰,林芳.用匯編與VC++混合編程實現(xiàn)對硬件資源的訪問.電子技術應用.1999(11):32~34WenbanAlan,BrownGeoffrey.SoftwaredevelopmentsystemforFPGA-baseddataacquisitionsystems.IEEESymposiumonFPGAsforCustomComputingMachines,Proceedings.1996:28~37熊清平.數(shù)控系統(tǒng)技術的發(fā)展趨勢.機電工程技術.2004(9):91~94七、附件（專利、發(fā)表論文及其它成果支撐材料）實物相片F(xiàn)PGA硬件程序PCI驅(qū)動程序NTSTATUSPnpStartDevice(INPDEVICE_OBJECTfdo,INPIRPpIrp){NTSTATUSstatus;PIO_STACK_LOCATIONstack;pIrp->IoStatus.Status=STATUS_SUCCESS;//先由低層驅(qū)動程序處理，并等待KeInitializeEvent(&event,NotificationEvent,FALSE);IoCopyCurrentIrpStackLocationToNext(pIrp);IoSetCompletionRoutine(pIrp,(PIO_COMPLETION_ROUTINE)OnRequestComplete, (PVOID)&event,TRUE,TRUE,TRUE);status=IoCallDriver(((DEVICE_EXTENSION*)fdo->DeviceExtension)->pLowerDeviceObject,pIrp);if(status==STATUS_PENDING){KeWaitForSingleObject((PVOID)&event,Executive,KernelMode,FALSE,NULL);}if(!NT_SUCCESS(status)){returnCompleteRequest(pIrp,status);}stack=IoGetCurrentIrpStackLocation(pIrp);ResourceRaw=stack->Parameters.StartDevice.AllocatedResources->List[0].PartialResourceList->PartialDescriptors;Resource=stack->Parameters.StartDevice.AllocatedResourcesTranslated->List[0].PartialResourceList->PartialDescriptors;for(i=0;i<ResourceListRaw->Count;++i,++Resource,++ResourceRaw){switch(ResourceRaw->Type){caseCmResourceTypeInterrupt: //中斷資源 IrqL=(KIRQL)Resource->u.Interrupt.Level;//中斷IRQL vector=Resource->u.Interrupt.Vector;//中斷向量affinity=Resource-