Synplify綜合

1、.,Synplify教程,.,內(nèi)容,一 、什么是綜合 二、Synplify pro綜合 三、基本概念 四、用戶界面 五、基本工程流程,.,什么是綜合？,設計描述 高層次描述：對整個系統(tǒng)的數(shù)學模型描述，它試圖在系統(tǒng)設計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)系統(tǒng)設計中存在的問題，此時考慮更多的是系統(tǒng)結構和工作過程能夠達到設計規(guī)格的要求，而與具體的工藝和器件無關 邏輯描述：對設計進行RTL級描述，導出邏輯表達式，并用功能仿真工具進行仿真 門級描述：設計的門級實現(xiàn)，相當于系統(tǒng)的邏輯原理圖 物理描述：或稱版圖描述，ASIC設計中表現(xiàn)為GDSII 文件 綜合指不同設計描述之間的轉換,.,IC設計中的綜

2、合,.,IC設計中的綜合,高層次綜合：將系統(tǒng)算法層的行為描述轉化為寄存器傳輸層的結構描述 邏輯綜合：將寄存器傳輸層的的結構描述轉化為邏輯層的結構描述，以及將邏輯層的結構描述轉化為電路的結構描述 物理綜合：將系統(tǒng)電路層的結構描述轉化為版圖層的物理描述,.,綜合約束,綜合約束 設計所期望達到的性能和面積的目標，在綜合實現(xiàn)階段附加約束，是為了便于控制綜合實現(xiàn)過程，使設計滿足運行速度，引腳位置等方面的要求 附加合理的約束 達到面積，速度，性能的良好折中 約束原則 面積和速度是設計效果最終的評定標準，在兩者沖突時，采用速度優(yōu)先,.,二 Synplify pro綜合,FPGA的綜合 針對具體的FPGA器件

3、，將RTL級的設計描述轉化成門級描述 -Synthesis=Translation+Optimization+Mapping 對 HDL源代碼進行編譯與邏輯層次上的優(yōu)化，消除冗余邏輯對編譯的結果進行邏輯映射與結構層次上的優(yōu)化，生成邏輯網(wǎng)表 特點 綜合速度快 綜合效果比較好 Synplify與Synplifypro Synplify簡裝版，后者包含了前者所有功能 綜合原理和機制完全相同,.,三、 基本概念,1 綜合 2 工程文件 3 腳本 4 約束文件 5 宏庫 6 屬性包,.,綜合,綜合Synthesis ，簡單地說就是將HDL代碼轉化為門級網(wǎng)表的過程，Synplify 對電路的綜合包括三個步

4、驟表示如下： 1 HDL compilation： 把HDL的描述編譯成已知的結構元素 2 Optimization ：運用一些算法進行面積優(yōu)化和性能優(yōu)化，使設計在滿足給定性能約束的前提下，面積盡可能的小。這里Synplify進行的是基本的優(yōu)化與具體的目標器件技術無關 3 Technology mapping ：將設計映射到指定廠家的特定器件上，針對目標器件結構優(yōu)化，生成作為布局布線工具輸入的網(wǎng)表,.,工程文件 工程文件*.prj 以tcl 的格式保存以下信息設計文件約束文件綜合選項的設置情況等 Tcl 腳本 Tcl Tool Command Language 是一種非常流行的工業(yè)標準批處理描

5、述語言常用作軟件應用的控制 應用Synplify 的Tcl script 文件設計者可以用批處理命令的形式執(zhí)行一個綜合也可以一次執(zhí)行同一設計多個綜合嘗試不同的器件不同的時延目標不同的約束條件Synplify 的script 文件以*.tcl 保存,.,約束文件 約束文件采用Tcl ，以（*.sdc ）保存用來提供設計者定義的時間約束、綜合屬性、供應商定義的屬性等。 約束文件既可以通過SCOPE創(chuàng)建編輯，也可以使用文正編輯器創(chuàng)建編輯。可被添加到在工程窗口的代碼菜單中，也可以被Tcl script 文件調(diào)用。 宏庫 Synplify 在它內(nèi)建的宏庫中提供了由供應商給出的宏模塊比如一些門電路計數(shù)器寄

6、存器I/O模塊等你可以把這些宏模塊直接例化到你的設計中去,.,屬性包 Synplify為VHDL提供了一個屬性包，在Synplify_install_dir/lib/vhd/synattr.vhd 。內(nèi)容有時間約束，如對黑匣子的時間約束，供應商提供的一些屬性，還有一些綜合屬性以幫助你實現(xiàn)你的綜合目的。使用時只需在VHDL源文件的開頭加入以下屬性包調(diào)用語句 library synplify; use synplify.attributes.all;,.,四、用戶界面,.,五、工程流程,1)Create Project 2)Add Input Files 3)Create or Edit Impl

7、ementation Pick Device Global Clock Frequency 4) Souce check 5) Set Constaint file and optimization 6)Click on the Button 7)View/Analyze Results and export files,.,1 創(chuàng)建工程使用project wizard,工程向?qū)?1）啟用工程向?qū)?.,工程名,2）指定工程名稱和路徑,.,3）添加工程文件,.,1 創(chuàng)建工程-使用工具欄快捷按鈕,1）方法一、點擊File-New,.,方法二,.,方法三,.,2）添加文件,.,2 源代碼錯誤檢查,包

8、括兩個層次 語法錯誤檢查 綜合錯誤檢查 推薦在代碼調(diào)試階段使用代碼錯誤檢查工具，及時發(fā)現(xiàn)問題,.,綜合檢查,.,3 使用rtl觀察編譯結果 執(zhí)行 run/compile only命令,.,4 使用scope設計綜合約束文件,或單擊 按鈕,.,SCOPE窗口,.,1)Clock 定義一個信號作為時鐘 Enable 標志約束是否生效 Clock 說明時鐘信號名 Value 說明時鐘的數(shù)值單位為Mhz或ns Units 說明Value一欄的單位Mhz或ns Duty cycle 說明時鐘的占空比單位是ns或% Units 說明時鐘的占空比的單位ns或% Improve 希望改善由這個時鐘控制的寄存器

9、的路徑延遲的數(shù)量 這個數(shù)值可以根據(jù)Synplify的時間報告中關于相關寄存器的路徑延遲的負裕量給出這是一個高級用戶選項 Route 希望改善由這個時鐘控制的寄存器的路徑延遲的數(shù)量 與Improve有所不同的是這一欄的數(shù)值應填入布局布線工具的時間報告與Synplify的時間報告相差的數(shù)值這也是高級用戶選項Improve和Route可以同時使用 Units 說明Improve和Route選項的單位只能是ns Comments 允許你加入一些注釋,.,2) Clock to Clock 說明不同時鐘間沿到沿的延遲,可以用來定義不同時鐘 控制的觸發(fā)器之間的最大允許延遲說明一條時鐘間的 False Pa

10、th 或是描述一個不對稱占空情況的時鐘 Clock1 說明第一個時鐘的名字 Edge1 說明是第一個時鐘的上升或下降沿 Clock2 說明第二個時鐘的名字 Edge2 說明是第二個時鐘的上升或下降沿 Value 說明兩個沿之間的延遲值或false false選項指定兩個沿之間的路徑將被被忽略,.,3 ) Input/Output 建立FPGA的I/O端口與外部環(huán)境界面的模型,缺省的FPGA外部延遲為0 Port 說明端口名 Type 說明端口類型Input 或 Output Value Improve Route等與前面的相同或類似 4) Registers 這個約束的目的是按照給定的時間縮短

11、進入一個寄存器或由其輸出的路徑延遲 Type 說明是輸入路徑還是輸出路徑 Object 說明指定寄存器的名字 其他如Improve Route Units等與前相同或類似,.,5 Multicycle Paths 說明通過寄存器的多時鐘周期路徑通過這項約束你可 以為輸入或由一個寄存器輸出的或是通過一條連線net 的所有路徑添加額外的時鐘周期以放寬時間約束 Type 說明路徑是輸入或輸出指定的端口或寄存器或連線 Port/Register/Net 說明指定路徑時依據(jù)的端口或寄存器名 Value 說明為該路徑提供的全部時鐘周期的總數(shù)必須是整數(shù) Units 說明Value的單位只能是個周期 其他與前

12、相同或類似 6. False Path 定義在時間分析或優(yōu)化忽略的路徑其中Port/Register/Net Type等與前相同或類似,.,8. Attribute 在這里你可以說明設計屬性其中Object欄和Attribute欄的下拉式菜單是同步的如果你在Object欄的下拉式菜單里選定一個對象則Attribute欄的下拉式菜單中只顯示可以施加于該對象的屬性反之亦然 Object Filter 說明屬性施加對象的類型你可以用這一欄篩選和選擇對象 Object 說明施加屬性的對象名 Attribute 說明施加的屬性 Value 說明所施加屬性的值 Val Type 說明屬性值的正確類型 De

13、scription 包含關于該屬性的一個簡短描述 其他與前相同或類似,.,9. Other 這一欄是為了讓高級用戶輸入新近支持的約束文件命令這些命令優(yōu)化和時間分析并不支 持的但是他們會被作為約束傳遞給布局布線工具,.,.,.,4 設置綜合優(yōu)化參數(shù),（1）器件選型,.,（2） 優(yōu)化參數(shù)選項,.,Pipelining 將較大的組合邏輯用寄存器分割成若干較小的邏輯，減少從輸入到輸出的時延 自動優(yōu)化乘法器，ROM等結構，提高工作頻率 Retiming 在不改變邏輯功能的前提下，自動用寄存器分割組合邏輯，在組合電路中插入平衡時延，提高芯片工作頻率 本質(zhì)是寄存器在宏觀上的移動，不影響整體的寄存器級數(shù) Re

14、timing的功能比Pipelining更強大，選定了Retiming就一定會自動選上Pipelining,時序優(yōu)化工具,.,Retiming和Pipelining,.,（3）綜合約束文件選項,.,（4）綜合結果存儲,必須選中此項,.,（5）時序報告選項,.,（6）語言參數(shù)選項 Synplify把最后編譯的module作為頂層設計故把你所 要的頂層設計文件用左鍵拖拉到源文件菜單的末尾處 或者點擊Impl Options”按鈕在verilog 屬性頁中設置頂 層模塊的名稱,.,5 點擊run 進行綜合 6 分析綜合結果,.,.,.,HDL Analyst是synplify提供給設計者查看結果提高

15、設計速度特性和優(yōu)化面積的強有力的層次結構可視化圖形工具。HDL Analyst包含兩個原理圖視窗RTL視窗RTL View 和目標技術視窗Technology View RTL視窗顯示的是高層的與目標技術無關的原理圖是對編譯結果的可視化顯示。 Technology View目標技術視窗提供的是相對低層的、特定廠家器件實現(xiàn)的原理圖，是對映射結果的可視化顯示，它顯示的基本元是與特定廠家器件技術有關的，諸如查找表、級聯(lián)和進位鏈、多路器、觸發(fā)器等等。 在設計者把他的設計映射到一個器件后HDL Analyst自動生成層次化的RTL級和基本門級網(wǎng)表用HDL Analyst 打開你的設計后你就可以在你的源代

16、碼與你的邏輯圖之間進行交叉索引 cross_probe 了你可以查看源代碼中一段代碼編譯或映射后產(chǎn) 生的結果是否和預期相符,也可以查看圖中關鍵路徑對應的是那 一段源代碼以做修改,.,.,正確理解關鍵路徑上的時間延遲顯示信息如 out0 (dfm7a), delay : 12.9 ns, slack:-10.5ns 表示路徑延遲累積到此寄存器dfm7a 對應設計中的out0 為12.9ns 到此已超出時間要求10.5ns 關鍵路徑是指設計中從輸入到輸出經(jīng)過的延時最長的邏輯路徑。,.,查看綜合報表,綜合報表所含的信息 基本編譯信息 有限狀態(tài)機編譯信息 時序約束信息 總體性能概括（Performance Summary） 時鐘參數(shù)信息（Clock Relationships） 輸入輸出引腳信息（Input Ports and Output Ports） 較差時鐘路徑的起