數(shù)字電路數(shù)字電子技術(shù)第5章課件

1、第五章記憶單元電路,5.2 觸發(fā)器,5.3 集成鎖存器與觸發(fā)器,5.1 鎖存器,5.4 鎖存器與觸發(fā)器的VHDL描述,1,PPT學(xué)習(xí)交流,5.1 鎖存器,一、具有記憶功能的雙穩(wěn)態(tài)元件 電路結(jié)構(gòu):由兩個(gè)非門交叉連接而成。,電路特點(diǎn):有兩個(gè)互補(bǔ)的輸出端:Q和 有兩個(gè)穩(wěn)定的狀態(tài)。,定義: 當(dāng)Q=1, =0，稱為“1”狀態(tài) 當(dāng)Q=0, =1，稱為“0”狀態(tài)，,兩個(gè)狀態(tài)都能夠自維持，稱為“自鎖”或“鎖存”。 “記憶”功能電路一旦進(jìn)入了“1狀態(tài)”或“0狀態(tài)”，無(wú)需輸入信號(hào)，只要不斷電，其狀態(tài)會(huì)被長(zhǎng)久的記住。,2,PPT學(xué)習(xí)交流,二、 用與非門組成的RS鎖存器,1. 電路結(jié)構(gòu): 增加兩個(gè)輸入端 R: 置0輸

2、入端 S: 置1輸入端,置0端,置1端,低電平有效,5.1鎖存器,3,PPT學(xué)習(xí)交流,（2）邏輯功能,0,1,1,1,0,0,置0,0 0,R稱為置0輸入端 低電平有效,輸出,輸出,（次態(tài)）,n,n+1,0態(tài),5.1鎖存器,4,PPT學(xué)習(xí)交流,1,0,0,0,1,1,置1,1 1,S稱為置1輸入端 低電平有效,0 0,置0,1態(tài),（2）邏輯功能,5.1鎖存器,5,PPT學(xué)習(xí)交流,0 1,1 0,1 1,1,1,1,0,0,0,1,0,1,1,Qn+1Qn 保持,0 0,0 1,（2）邏輯功能,5.1鎖存器,6,PPT學(xué)習(xí)交流,0 1,1 0,1 1,0,0,1,1,1,1,0,0,1,1,Qn

3、+1Qn 保持,0 0,不定, ,0 1,？,？,（2）邏輯功能,5.1鎖存器,7,PPT學(xué)習(xí)交流,（3）波形分析例5.1.1 在用與非門組成的RS鎖存器中，設(shè)初始狀態(tài)為0，已知輸入R、S的波形圖，畫出兩輸出端的波形圖。,5.1鎖存器,8,PPT學(xué)習(xí)交流,邏輯功能：,1,0,0,0,1,1,0,三、用或非門組成的RS鎖存器,S仍然稱為置1輸入端，但為高電平有效。 R仍然稱為置0輸入端，也為高電平有效。,5.1鎖存器,9,PPT學(xué)習(xí)交流,波形分析：,由于該鎖存器的觸發(fā)信號(hào)是高電平有效，因此在邏輯符號(hào)的輸入端處沒有小圓圈。,高電平有效,5.1鎖存器,10,PPT學(xué)習(xí)交流,基本RS鎖存器的特點(diǎn)總結(jié)：

4、,（1）有兩個(gè)互補(bǔ)的輸出端，有兩個(gè)穩(wěn)定的狀態(tài)。 （2）有復(fù)位（Q=0）、置位（Q=1）、保持原狀態(tài)三種功能。 （3）R為復(fù)位輸入端，S為置位輸入端，可以是低電平有效，也可以是高電平有效，取決于觸發(fā)器的結(jié)構(gòu)。 （4）由于反饋線的存在，無(wú)論是復(fù)位還是置位，有效信號(hào)只需要作用很短的一段時(shí)間，即“一觸即發(fā)”。,5.1鎖存器,11,PPT學(xué)習(xí)交流,三、 門控RS鎖存器,給鎖存器加一個(gè)使能端E，只有E有效時(shí)，鎖存器的狀態(tài)才能改變 1電路結(jié)構(gòu),5.1鎖存器,12,PPT學(xué)習(xí)交流,2邏輯功能,當(dāng)E0時(shí)，控制門G3、G4關(guān)閉，鎖存器的狀態(tài)保持不變。 當(dāng)E1時(shí)，G3、G4打開，其輸出狀態(tài)由R、S端的輸入信號(hào)決定。

5、,該鎖存器的狀態(tài)轉(zhuǎn)換分別由R、S和CP控制，其中，R、S控制狀態(tài)轉(zhuǎn)換的方向；E控制狀態(tài)轉(zhuǎn)換的時(shí)刻。,1,0,0,1,1,0,1,5.1鎖存器,13,PPT學(xué)習(xí)交流,波形圖 已知同步RS觸發(fā)器的輸入波形，畫出輸出波形圖。,R、S控制狀態(tài)轉(zhuǎn)換的方向；CP控制狀態(tài)轉(zhuǎn)換的時(shí)刻。,5.1鎖存器,14,PPT學(xué)習(xí)交流,四D鎖存器,RS鎖存器的缺點(diǎn)：輸出有不定狀態(tài)。,設(shè)：D=1,1,1,0,1,0,設(shè)：D=0,0,1,0,1,0,為此將R、S端用一非門反相，變成一個(gè)輸入端D端。,5.1鎖存器,15,PPT學(xué)習(xí)交流,波形圖 已知D鎖存器的輸入波形， 畫出輸出波形圖。,當(dāng)E0時(shí)，Q狀態(tài)被鎖存。 當(dāng)E1時(shí)，Q總是

6、隨著D狀態(tài)的變化而變換。 所以D鎖存器又被稱為“透明鎖存器”。,5.1鎖存器,16,PPT學(xué)習(xí)交流,鎖存器的應(yīng)用計(jì)算機(jī)輸出口 當(dāng)計(jì)算機(jī)需要向外部端口輸出數(shù)據(jù)時(shí)，首先在數(shù)據(jù)線上給出需要輸出的數(shù)據(jù)，然后給出一個(gè)高電平的鎖存脈沖E，該脈沖將數(shù)據(jù)線上的數(shù)據(jù)鎖存到D鎖存器。,數(shù)據(jù)總線,鎖存脈沖,5.1鎖存器,17,PPT學(xué)習(xí)交流,5.2 觸發(fā)器,一、時(shí)鐘信號(hào)與觸發(fā)器,1. 時(shí)鐘信號(hào) 跳變沿有效 當(dāng)由0跳變成1，稱為上升沿。 當(dāng)由1跳變成0，稱為下降沿。,2. 空翻在一個(gè)E周期內(nèi)多于一次的翻轉(zhuǎn),只在時(shí)鐘信號(hào)跳變沿改變狀態(tài)且沒有空翻的記憶元件稱為觸發(fā)器。,觸發(fā)器的結(jié)構(gòu)在鎖存器的基礎(chǔ)上加上適當(dāng)?shù)目刂凭€或控制電

7、路。,18,PPT學(xué)習(xí)交流,二、主從RS觸發(fā)器,由兩級(jí)門控RS鎖存器串聯(lián)組成。 CP 與CP互補(bǔ)，使兩個(gè)鎖存器輪流工作。,1電路結(jié)構(gòu),5.2 觸發(fā)器,下降沿 觸發(fā),19,PPT學(xué)習(xí)交流,0,1,2工作原理,主從觸發(fā)器的觸發(fā)翻轉(zhuǎn)分為兩個(gè)節(jié)拍：,（1）當(dāng)CP1時(shí)，CP0， “主”動(dòng)作 “從”鎖存,1,0,1,0,1,0,0,5.2 觸發(fā)器,20,PPT學(xué)習(xí)交流,R,S,CP,克服空翻的原理：,5.2 觸發(fā)器,21,PPT學(xué)習(xí)交流,3觸發(fā)器功能的幾種表示方法,（1）特性方程 由功能表畫出卡諾圖得特性方程：,（約束條件）,5.2 觸發(fā)器,22,PPT學(xué)習(xí)交流,（2）狀態(tài)轉(zhuǎn)換圖 狀態(tài)轉(zhuǎn)換圖體現(xiàn)觸發(fā)器從一

8、個(gè)狀態(tài)變化到另一個(gè)狀態(tài)或保持原狀不變時(shí)，對(duì)輸入信號(hào)的要求。,5.2 觸發(fā)器,23,PPT學(xué)習(xí)交流,（3）驅(qū)動(dòng)表 驅(qū)動(dòng)表是用表格的方式表示觸發(fā)器從一個(gè)狀態(tài)變化到另一個(gè)狀態(tài)或保持原狀態(tài)不變時(shí)，對(duì)輸入信號(hào)的要求。,5.2 觸發(fā)器,24,PPT學(xué)習(xí)交流,三、主從JK觸發(fā)器,RS觸發(fā)器的缺點(diǎn)：使用時(shí)有約束條件,1電路結(jié)構(gòu),25,PPT學(xué)習(xí)交流,2工作原理,1,1,1,0,1,0,1,0,1,0,1,0,5.2 觸發(fā)器,26,PPT學(xué)習(xí)交流,3JK觸發(fā)器邏輯功能的幾種表示方法,(1）功能表：,（2）特性方程：,5.2 觸發(fā)器,27,PPT學(xué)習(xí)交流,（3）狀態(tài)轉(zhuǎn)換圖,（4）驅(qū)動(dòng)表,5.2 觸發(fā)器,28,PP

9、T學(xué)習(xí)交流,例5.2.1 已知主從JK觸發(fā)器J、K的波形如圖所示，畫出輸出Q的波形圖（設(shè)初始狀態(tài)為0）。,在畫主從觸發(fā)器的波形圖時(shí)，應(yīng)注意以下兩點(diǎn)： （1）觸發(fā)器的觸發(fā)翻轉(zhuǎn)發(fā)生在時(shí)鐘脈沖的觸發(fā)沿（這里是下降沿）,（2）判斷觸發(fā)器次態(tài)的依據(jù)是時(shí)鐘脈沖下降沿前一瞬間輸入端的狀態(tài)。,（5）波形圖,5.2 觸發(fā)器,29,PPT學(xué)習(xí)交流,4主從T觸發(fā)器和T觸發(fā)器,將JK觸發(fā)器的J和K相連作為T輸入端就構(gòu)成了T觸發(fā)器。,T觸發(fā)器特性方程：,5.2 觸發(fā)器,30,PPT學(xué)習(xí)交流,當(dāng)T觸發(fā)器的輸入端為T=1時(shí)， 稱為T觸發(fā)器。,T觸發(fā)器的特性方程：,計(jì)數(shù)狀態(tài),5.2 觸發(fā)器,31,PPT學(xué)習(xí)交流,5主從JK觸

10、發(fā)器存在的問題一次變化現(xiàn)象,例5.2.2 已知主從JK觸發(fā)器J、K的波形如圖所示，畫出輸出Q的波形圖（設(shè)初始狀態(tài)為0）。,0,1,1,0,1,1,0,1,0,0,1,1,0,0,5.2 觸發(fā)器,由此看出，主從JK觸發(fā)器在CP=1期間，主觸發(fā)器只變化（翻轉(zhuǎn)）一次，這種現(xiàn)象稱為一次變化現(xiàn)象。,32,PPT學(xué)習(xí)交流,四、維持阻塞邊沿D觸發(fā)器,1D觸發(fā)器的邏輯功能,D觸發(fā)器的特性方程為：Qn+1=D,5.2 觸發(fā)器,33,PPT學(xué)習(xí)交流,D觸發(fā)器的狀態(tài)轉(zhuǎn)換圖：,5.2 觸發(fā)器,34,PPT學(xué)習(xí)交流,2維持阻塞邊沿D觸發(fā)器的結(jié)構(gòu)及工作原理,（1）D鎖存器：,缺點(diǎn)：有空翻現(xiàn)象。,設(shè)：D=1,1,1,0,1

11、,0,設(shè)：D=0,0,1,0,1,0,5.2 觸發(fā)器,35,PPT學(xué)習(xí)交流,（2）用“維持阻塞”結(jié)構(gòu)克服空翻,0,0,1,1,0,0,1,置0。 設(shè)：D=0,L3稱為置0維持線。,0,1,在原電路的基礎(chǔ)上引入三根反饋線。,5.2 觸發(fā)器,36,PPT學(xué)習(xí)交流,1,1,0,0,1,1,0,1, 置1。 設(shè)：D=1,0,0,L1稱為置1維持線。 L2稱為置0阻塞線。,引入了維持線和阻塞線后，使觸發(fā)器克服了空翻。 觸發(fā)器在CP上升沿觸發(fā)翻轉(zhuǎn)，并且，CP上升沿前一瞬間的D信號(hào)決定輸出狀態(tài)（具有邊沿觸發(fā)的特點(diǎn)）。,（2）用“維持阻塞”結(jié)構(gòu)克服空翻,5.2 觸發(fā)器,37,PPT學(xué)習(xí)交流,例5.2.3 已知

12、維持阻塞D觸發(fā)器的輸入波形，畫出輸出波形圖。,解：在波形圖時(shí)，應(yīng)注意以下兩點(diǎn)： （1）觸發(fā)器的觸發(fā)翻轉(zhuǎn)時(shí)刻發(fā)生在CP的上升沿。 （2）判斷觸發(fā)器次態(tài)的依據(jù)是CP上升沿前一瞬間輸入端D的狀態(tài)。,5.2 觸發(fā)器,38,PPT學(xué)習(xí)交流,（3）觸發(fā)器的直接置0和置1端,RD和SD不受CP和D信號(hào)的影響，具有最高的優(yōu)先級(jí)。,RD直接置0端，低電平有效 SD直接置1端；低電平有效。,5.2 觸發(fā)器,39,PPT學(xué)習(xí)交流,五、CMOS主從結(jié)構(gòu)的邊沿觸發(fā)器,1電路結(jié)構(gòu):由CMOS邏輯門和CMOS傳輸門組成,5.2 觸發(fā)器,40,PPT學(xué)習(xí)交流,2工作原理,（1）當(dāng)CP1時(shí)，TG1開通，TG2關(guān)閉。主觸發(fā)器接收

13、D信號(hào)。 同時(shí)，TG3關(guān)閉，TG4開通，從觸發(fā)器保持原狀態(tài)不變。,（2）當(dāng)CP由1變?yōu)?時(shí)，TG1關(guān)閉，TG2開通，主觸發(fā)器自保持。 同時(shí)，TG3開通，TG4關(guān)閉，從觸發(fā)器接收主觸發(fā)器的狀態(tài)。,設(shè)：D=1（原狀態(tài)Qn=0）,0,1,1,1,0,1,1,0,0,1,觸發(fā)器的觸發(fā)翻轉(zhuǎn)分為兩個(gè)節(jié)拍：,特點(diǎn)：CP下降沿觸發(fā)翻轉(zhuǎn)，次態(tài)取決于下降沿前一瞬間的輸入D。,5.2 觸發(fā)器,41,PPT學(xué)習(xí)交流,3帶有RD端和SD端的 CMOS觸發(fā)器,0,1,0,1,0,1,1,0,5.2 觸發(fā)器,42,PPT學(xué)習(xí)交流,5.3 集成鎖存器與觸發(fā)器,一、集成觸發(fā)器舉例 1TTL主從JK觸發(fā)器74LS72,特點(diǎn)：（1

14、）有3個(gè)J端和3個(gè)K端，它們之間是與邏輯關(guān)系。 （2）帶有直接置0端RD和直接置1端SD，都為低電平有效，不用時(shí)應(yīng)接高電平。 （3）為主從型結(jié)構(gòu)，CP下跳沿觸發(fā)。,43,PPT學(xué)習(xí)交流,2高速CMOS邊沿D觸發(fā)器74HC74,特點(diǎn)：（1）單輸入端的雙D觸發(fā)器。 （2）它們都帶有直接置0端RD和直接置1端SD，為低電平有效。 （3）為邊沿觸發(fā)器，CP上升沿觸發(fā)。,5.3 集成觸發(fā)器與鎖存器,44,PPT學(xué)習(xí)交流,二、觸發(fā)器功能的轉(zhuǎn)換,1.用JK觸發(fā)器轉(zhuǎn)換成其他功能的觸發(fā)器 （1）JKD 分別寫出JK觸發(fā)器和D觸發(fā)器的特性方程,比較得：,畫出邏輯圖：,5.3 集成觸發(fā)器與鎖存器,45,PPT學(xué)習(xí)交

15、流,（2）JKT,寫出JK觸發(fā)器和T觸發(fā)器的特性方程：,比較得：J=T，K=T。,令T=1（J=K=1)，即可得T觸發(fā)器,（3）JKT,5.3 集成觸發(fā)器與鎖存器,46,PPT學(xué)習(xí)交流,2用D觸發(fā)器轉(zhuǎn)換成其他功能的觸發(fā)器,（1）DJK,比較得：,畫出邏輯圖。,寫出D觸發(fā)器和JK觸發(fā)器的特性方程：,5.3 集成觸發(fā)器與鎖存器,47,PPT學(xué)習(xí)交流,（2）DT,（3）DT,5.3 集成觸發(fā)器與鎖存器,48,PPT學(xué)習(xí)交流,三、 鎖存器與觸發(fā)器應(yīng)用舉例,例5.3.1 防止產(chǎn)生不完整的時(shí)鐘脈沖。,1. 觸發(fā)器的同步作用,5.3 集成觸發(fā)器與鎖存器,49,PPT學(xué)習(xí)交流,2. 鎖存器與觸發(fā)器的“記憶”作

16、用,例5.3.2 設(shè)計(jì)一個(gè)3人搶答電路。3人A、B、C各控制一個(gè)按鍵開關(guān)KA、KB、KC和三個(gè)發(fā)光二極管DA、DB、DC。誰(shuí)先按下開關(guān)，誰(shuí)的發(fā)光二極管亮，同時(shí)使其他人的搶答信號(hào)無(wú)效。,5.3 集成觸發(fā)器與鎖存器,1,0,50,PPT學(xué)習(xí)交流,利用觸發(fā)器的“記憶”作用，使搶答電路工作更可靠、穩(wěn)定。,5.3 集成觸發(fā)器與鎖存器,51,PPT學(xué)習(xí)交流,5.4 鎖存器與觸發(fā)器的VHDL描述,1. 鎖存器的描述 （1）基本鎖存器,LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY rssc IS PORT ( s，r : IN bit; q，qn:BUFF

17、ER bit ); -q、qn既是輸出端口又可以被實(shí)體再輸入 END rssc; ARCHITECTURE ex15 OF rssc IS BEGIN q=（NOT s）OR（NOT qn）; qn=（NOT r）OR（NOT q）; END ex15;,要將Q和 這兩個(gè)量定義為BUFFER類型。,52,PPT學(xué)習(xí)交流,LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY dff IS PORT ( e，d: IN std_logic; q，qn: OUT std_logic ); END dff; ARCHITECTURE ex16 OF dff

18、 IS BEGIN PROCESS (e，d) -定義e、d為進(jìn)程中的敏感信號(hào) BEGIN IF e= 1 THEN -e高電平有效 q=d ; END IF; qn= NOT q ; END PROCESS ; END ex16;,（2）門控D鎖存器,5.4 鎖存器與觸發(fā)器的VHDL描述,53,PPT學(xué)習(xí)交流,2. 觸發(fā)器的描述,應(yīng)把觸發(fā)器放在進(jìn)程中描述并把CP定義為進(jìn)程語(yǔ)句中的敏感信號(hào)，因?yàn)樵谶M(jìn)程中只有敏感信號(hào)發(fā)生變化時(shí)，才能啟動(dòng)進(jìn)程的執(zhí)行。 然后用下列的語(yǔ)句說(shuō)明CP的跳變沿： CPEVENT AND CP = 1 （CP上升沿）； CPEVENT AND CP = 0 （CP下降沿）；,

19、5.4 鎖存器與觸發(fā)器的VHDL描述,54,PPT學(xué)習(xí)交流,1帶有直接置1端sd和直接置0端rd的上升沿觸發(fā)的D觸發(fā)器 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY dff1 IS PORT ( cp，d，rd，sd : IN std_logic; q，qn: OUT std_logic ); END dff1; ARCHITECTURE ex17 OF dff1 IS SIGNAL qq：std_logic； -定義qq為中間信號(hào) BEGIN PROCESS (cp，rd，sd) -定義cp、rd、sd為進(jìn)程中的敏感信號(hào) BEGIN IF

20、 sd= 0 THEN qq= 1； -sd=0時(shí)，觸發(fā)器置1 ELSIF rd= 0 THEN qq= 0； -rd=0時(shí)，觸發(fā)器置0 ELSIF cpevent AND cp = 1 -cp上升沿到來(lái)時(shí)執(zhí)行下面程序 THEN qq=d ; END IF; q= qq ; -將中間信號(hào)的數(shù)據(jù)向端口輸出 qn= NOT qq ; END PROCESS ; END ex17;,5.4 鎖存器與觸發(fā)器的VHDL描述,55,PPT學(xué)習(xí)交流,2下跳沿觸發(fā)的JK觸發(fā)器 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY jkff IS PORT ( cp，j，k: IN std_logic; q，qn: OUT std_logic ); END jkff; ARCHITECTURE ex18 OF jkff IS SIGNAL qq：std_log