數字邏輯電路

1、1,數字邏輯電路,組合邏輯電路 組合電路 時序邏輯電路 時序電路,功能上：任何時刻的穩(wěn)定輸出，不僅與該時刻輸入 有關，還與電路原狀態(tài)有關，即與以前的 輸入有關。 結構上：由組合電路和存儲電路組成。,1、組合電路：,電路的輸出,只與電路的輸入有關，,與電路的前一時刻的狀態(tài)無關,2、時序電路：,組合邏輯電路,一、定義 若邏輯電路在任何時刻產生的穩(wěn)定輸出值僅僅取決于該時刻各輸入值的組合，而與過去的輸入值無關，則稱為組合邏輯電路。,二、結 構,三、描述,可用一組邏輯函數表達式進行描述其邏輯功能，函數表達式可表示為 Fi = fi (X1,X2，Xn) i = 1,2,m,組合電路具有兩個特點： 由邏輯

2、門電路組成，不包含任何記憶元件； 信號是單向傳輸的，不存在反饋回路。,四、特點,所謂邏輯電路分析，是指對一個給定的邏輯電路，找出其輸出與輸入之間的邏輯關系。,一 分析的一般步驟,五、 組合邏輯電路的分析,二、 分析舉例,例 分析下圖所示組合邏輯電路。,解 根據邏輯電路圖寫出輸出函數表達式, 化簡輸出函數表達式 用代數法對輸出函數F的表達式 化簡如下：, 列出真值表 該函數的真值表如下：, 功能評述 由真值表可知，該電路具有檢查輸入信號取值是否一致 的邏輯功能，一旦輸出為1，則表明輸入不一致。通常稱該 電路為“不一致電路”。 由分析可知，該電路的設計方案并不是最簡的。根據化 簡后的輸出函數表達式

3、，可采用異或門和或門畫出實現給定 功能的邏輯電路圖如下圖所示。,根據問題要求完成的邏輯功能，求出在特定條件下實現給定功能的邏輯電路，稱為邏輯設計，又叫做邏輯綜合。,由于實際應用中提出的各種設計要求一般是用文字形式描述的，所以，邏輯設計的首要任務是將文字描述的設計要求抽象為一種邏輯關系。對于組合邏輯電路，即抽象出描述問題的邏輯表達式。,1 設計方法概述,六、組合邏輯電路設計,設計的一般過程： 1. 建立給定問題的邏輯描述 這一步的關鍵是弄清楚電路的輸入和輸出，建立輸入和輸出之間的邏輯關系，得到描述給定問題的邏輯表達式。求邏輯表達式有兩種常用方法，即真值表法和分析法。 2. 求出邏輯函數的最簡表達

4、式 （與或表達式） 為了使邏輯電路中包含的邏輯門最少且連線最少，要對邏輯表達式進行化簡，求出描述設計問題的最簡表達式 。 3. 選擇邏輯門類型并將邏輯函數變換成相應形式 根據簡化后的邏輯表達式及問題的具體要求，選擇合適的邏輯門，并將邏輯表達式變換成與所選邏輯門對應的形式。 4. 畫出邏輯電路圖 根據實際問題的難易程度和設計者熟練程度，有時可跳過其中的某些步驟。設計過程可視具體情況靈活掌握。,解 分析: “多數表決電路”是按照少數服從多數的原則對 某項決議進行表決，確定是否通過。 令 邏輯變量A、B、C - 分別代表參加表決的3個成員， 并約定邏輯變量取值為0表示反對，取值為1表示贊成； 邏輯函

5、數 F- 表示表決結果。F取值為0表示決議被否 定，F取值為1表示決議通過。 按照少數服從多數的原則可知，函數和變量的關系是：當3 個變量A、B、C中有2個或2個以上取值為1時，函數F的值為1， 其他情況下函數F的值為0。,例 設計一個三變量“多數表決電路”。, 建立給定問題的邏輯描述 假定采用 “真值表法”，可作出真值表如下表所示。,由真值表可寫出函數F的最小項表達式為 F(A,B,C) = m (3,5,6,7), 求出邏輯函數的最簡表達式 作出函數F(A,B,C) = m (3,5,6,7)的卡諾圖如下圖所示。,用卡諾圖化簡后得到函數的最簡“與-或”表達式為, 選擇邏輯門類型并進行邏輯函

6、數變換 假定采用與非門構成實現給定功能的電路，則應將上述 表達式變換成“與非-與非”表達式。即,時序邏輯電路,時序邏輯電路的定義、結構和特點,若邏輯電路在任何時刻產生的穩(wěn)定輸出信號不僅與電路該時刻的輸入信號有關，還與電路過去的輸入信號有關，則稱為時序邏輯電路。,一、定義,二、結構,時序邏輯電路由組合電路和存儲電路兩部分組成，通過反饋回路將兩部分連成一個整體。,圖中，CP為時鐘脈沖信號，它是否存在取決于時序邏輯電路的類型。,時序邏輯電路的狀態(tài)y1,，ys是存儲電路對過去輸入信號記憶的結果，它隨著外部信號的作用而變化。,次態(tài)與現態(tài)的概念: 在對電路功能進行研究時，通常將某一時刻的狀態(tài)稱 為“現態(tài)”

7、，記作yn，簡記為 y； 將在某一現態(tài)下，外部信號發(fā)生變化后到達的新的狀 態(tài)稱為 “次態(tài)”，記作 yn+1 。,三、特點,電路由組合電路和存儲電路組成，具有對過去輸入進行記憶的功能； 電路中包含反饋回路，通過反饋使電路功能與“時序” 相關； 電路的輸出由電路當時的輸入和狀態(tài)(對過去輸入的 記憶)共同決定。,四、時序邏輯電路的分類,1. 同步時序電路 （1）特點：電路中有統(tǒng)一的定時信號，存儲器件采用時鐘控制觸發(fā)器，電路狀態(tài)在時鐘脈沖控制下同時發(fā)生轉換，即電路狀態(tài)的改變依賴于輸入信號和時鐘脈沖信號。,（2）現態(tài)與次態(tài)同步時序電路中的現態(tài)與次態(tài)是針對某個時鐘脈沖而言的。 現態(tài)-指時鐘脈沖作用之前電路

8、所處的狀態(tài)。次態(tài)-指時鐘脈沖作用之后電路到達的狀態(tài)。注意：前一個脈沖的次態(tài)即后一個脈沖的現態(tài)！,（3）對時鐘的要求脈沖的寬度：必須保證觸發(fā)器可靠翻轉；脈沖的頻率：必須保證前一個脈沖引起的電路響應完全結束后，后一個脈沖才能到來。,2. 異步時序邏輯電路異步時序邏輯電路的存儲電路可由觸發(fā)器或延時元件組成，電路中沒有統(tǒng)一的時鐘信號同步，電路輸入信號的變化將直接 導致電路狀態(tài)的變化。,二、按電路輸出對輸入的依從關系分類,根據電路的輸出是否與輸入直接相關，時序邏輯電路可以分為Mealy型和Moore型兩種不同的 模型。 1Mealy型電路：若時序邏輯電路的輸出是電路輸入和電路狀態(tài)的函數，則稱為Mealy

9、型時序邏輯電路。 2Moore型電路：若時序邏輯電路的輸出僅僅是電路狀態(tài)的函數，則稱為Moore型時序邏輯電路。,三、按輸入信號形式分類,時序邏輯電路的輸入信號可以是脈沖信號也可以是電平信號。根據輸入信號形式的不同，時 序邏輯電路通常又被分為脈沖型和電平型兩種類型。,同步時序邏輯電路的描述方法,一、邏輯函數表達式 同步時序電路的結構和功能，可用三組邏輯函數表達式描述。,1輸出函數表達式：是一組反映電路輸出Z與輸入x和狀態(tài)y之間關系的表達式。 Zi = fi(x1，xn ,y1,，ys) i=1,2,m（Mealy型電路) Zi = fi(y1，ys) i=1,2,m（Moore型電路）,2激勵

10、函數表達式： 激勵函數又稱為控制函數，它反映了存儲電路的輸入Y與外部輸入x和電路狀 態(tài)y之間的關系。其函數表達式為 Yj = gj(x1，xn,y1,，ys)j =1,2,r,3次態(tài)函數表達式：次態(tài)函數用來反映同步時序電路的次態(tài)y(n+1)與激勵函數Y和電路現態(tài)y之間的關系，它與觸發(fā)器類型相關。其函數表達式為 y ln+1 = kl(Yj，yl)j=1,2,r ；l =1,2 ,，s,二、狀態(tài)表,狀態(tài)表：反映同步時序電路輸出Z、次態(tài)yn+1與電路輸入x、現態(tài)y之間關系的表格，又稱為狀態(tài)轉移表。 Mealy型同步時序電路狀態(tài)表的格式如作下表所示。,表中，列數 = 輸入的所有取值組合數；行數 =

11、觸發(fā)器的狀態(tài)組合數。,三、狀態(tài)圖,狀態(tài)圖：是一種反映同步時序電路狀態(tài)轉換規(guī)律及相應輸入、輸出取值關系的有向圖。 Mealy型電路狀態(tài)圖的形式如圖(a)所示。圖中，在有向箭頭的旁邊標出發(fā)生該轉換的輸入條件以及在該輸入和現態(tài)下的相應輸出。,Moore型電路狀態(tài)圖的形式如圖(b) 所示，電路輸出標在圓圈內的狀態(tài)右下方，表示輸出只與狀態(tài)相關。,狀態(tài)表是同步時序電路分析和設計中常用的工具，它非 常清晰地給出了同步時序電路在不同輸入和現態(tài)下的次態(tài)和 輸出。,Moore型電路狀態(tài)表的格式如左下表所示。,四、時間圖,時間圖是用波形圖的形式來表示輸入信號、輸出信號和電路狀態(tài)等的取值在各時刻的對應關系，通常又稱為

12、工作波形圖。在時間圖上，可以把電路狀態(tài)轉換的時刻形象地表示出來。,同步時序邏輯電路分析,分析的方法和步驟,常用方法有表格法和代數法。,一、表格分析法的一般步驟,二、 代數分析法的一般步驟,由分析步驟可知，兩種方法僅第二步有所不同，分析中可視具體問題靈活選用。,分析舉例,例 用表格法分析下圖所示同步時序邏輯電路。,解該電路的輸出即狀態(tài)變量，因此，該電路屬于Moore型電路的特例。,1.寫出輸出函數和激勵函數表達式 J1=K1=1；J2=K2=xy1,2列出電路次態(tài)真值表,3作出狀態(tài)表和狀態(tài)圖,4描述電路的邏輯功能。 由狀態(tài)圖可知，該電路是一個2 位二進制數可逆計數器。,例 試用代數法分析下圖所示

13、同步時序邏輯電路的邏輯 功能。,解 該電路由一個J-K 觸發(fā)器和四個邏輯門構成， 電路有兩個輸入端x1和x2， 一個輸出端Z。輸出Z與輸 入和狀態(tài)均有直接聯系， 屬于Mealy型電路。,1寫出輸出函數和激勵函數表達式,2把激勵函數表達式代入觸發(fā)器的次態(tài)方程，得到電路的次態(tài)方程組,該電路的存儲電路只有一個觸發(fā)器，因此，電路只有一個次態(tài)方程。 根據J-K觸發(fā)器的次態(tài)方程和電路的激勵函數表達式，可導出電路的次態(tài)方程如下：,3根據次態(tài)方程和輸出函數表達式作出狀態(tài)表和狀態(tài)圖,根據次態(tài)方程和輸出函數表達式，可以作出該電路的狀態(tài)表和狀態(tài)圖如下。,4 畫出時間圖，并說明電路的邏輯功能,時鐘節(jié)拍：1234567

14、8 輸入x1：00110110 輸入x2：01011100 狀態(tài)y： “0” 0001111 輸出Z ：01100101,設電路初態(tài)為“0”，輸入x1為00110110，輸入x2為01011100，根據狀態(tài)圖可作出電路的輸出和狀態(tài)響應序列如下:,根據狀態(tài)響應序列可作出時間圖如下：,分析時間圖可知，該電路實現了串行加法器的功能。其中x1為被加數，x2為加數，它們按照先低位后高位的順序串行地輸入。每位相加產生的進位由觸發(fā)器保存下來參加下一位相加，輸出Z從低位到高位串行地輸出“和”數。,時鐘節(jié)拍：12345678 輸入x1：00110110 輸入x2：01011100 狀態(tài) y： “0” 00011

15、11 輸出Z ：01100101,同步時序邏輯電路的設計,同步時序邏輯電路的設計是指根據特定的邏輯要求，設計出能實現其邏輯功能的時序邏輯電路。顯然， 設計是分析的逆過程，即：,同步時序邏輯電路設計追求的目標是，使用盡可能少的觸發(fā)器和邏輯門實現預定的邏輯要求！,2狀態(tài)化簡，求得最小化狀態(tài)表；,建立原始狀態(tài)圖和原始狀態(tài)表,原始狀態(tài)圖和原始狀態(tài)表是對設計要求的最原始的抽 象。建立正確的原始狀態(tài)圖和狀態(tài)表是同步時序電路設計 中最關鍵的一步。,一、 確定電路模型 設計成Mealy型？Moore型？,形成原始狀態(tài)圖時一般應考慮如下幾個方面問題：,二、 設立初始狀態(tài) 時序邏輯電路在輸入信號開始作用之前的狀態(tài)

16、稱為初始狀態(tài)。,三、 根據需要記憶的信息增加新的狀態(tài) 同步時序電路中狀態(tài)數目的多少取決于需要記憶和區(qū)分的信息量。,四、 確定各時刻電路的輸出 在建立原始狀態(tài)圖時，必須確定各時刻的輸出值。在Moore型電路中，應指明每種狀態(tài)下對應的輸出；在Mealy型電路中應指明從每一個狀態(tài)出發(fā)，在不同輸入作用下的輸出 值。,狀態(tài)化簡,什么叫狀態(tài)化簡？ 所謂狀態(tài)化簡，是指采用某種化簡技術從原始狀態(tài)表中消去多余狀態(tài)，得到一個既能正確地描述給定的邏輯功能，又能使所包含的狀態(tài)數目達到最少的狀態(tài)表，通常稱這種狀態(tài)表為最小化狀態(tài)表。,目的：簡化電路結構。狀態(tài)數目的多少直接決定電路中所 需觸發(fā)器數目的多少。設狀態(tài)數目為n,

17、所需觸發(fā)器數目為m,則應滿足如下關系： 2m n 2 m-1,方法：常用方法有觀擦法、輸出分類法、隱含表法等。下面討論最常用的一種方法-隱含表法。,2狀態(tài)化簡,(1)隱含表化簡法的一般步驟, 作隱含表 隱含表是一個直角三角形階梯網格，表中每個方格代表一個狀態(tài)對。,5.3.3 狀態(tài)編碼,狀態(tài)編碼：是指給最小化狀態(tài)表中用字母或數字表示的狀態(tài)，指定一個二進制代碼，形成二進制狀態(tài)表。狀態(tài)編碼也稱狀態(tài)分配，或者狀態(tài)賦值。,狀態(tài)編碼的任務是： 確定狀態(tài)編碼的長度(即二進制代碼的位數，或者說所需觸發(fā)器個數)； 尋找一種最佳的或接近最佳的狀態(tài)分配方案。以便使所設計的時序電路最簡單。,一種常用方法稱為相鄰分配法

18、。,相鄰分配法的基本思想是：在選擇狀態(tài)編碼時，盡可能使激勵函數和輸出函數在卡諾圖上的“1”方格處在相鄰位置，從而有利于激勵函數和輸出函數的化簡。,相鄰分配法的狀態(tài)編碼原則如下： 次態(tài)相同，現態(tài)相鄰。(即在相同輸入條件下，具有相同次態(tài)的現態(tài)應盡可能分配相鄰的二進制代碼；) 同一現態(tài)，次態(tài)相鄰。(即在相鄰輸入條件下，同一現態(tài)的次態(tài)應盡可能分配相鄰的二進制代碼；) 輸出相同，現態(tài)相鄰。(即在每一種輸入取值下均具有相同輸出的現態(tài)應盡可能分配相鄰的二進制代碼。),某些狀態(tài)表常常出現不能同時滿足3條原則的情況。此時， 可按從至的優(yōu)先順序考慮。 此外，從電路實際工作狀態(tài)考慮，一般將初始狀態(tài)分配 “0”狀態(tài)。

19、,確定激勵函數和輸出函數并畫出邏輯電路圖,任務：根據二進制狀態(tài)表和所選觸發(fā)器的激勵表，求出觸發(fā)器的激勵函數表達式和電路的輸出函數表達式，并予以化簡。以便用適當的邏輯門和所選定的觸發(fā)器構成實現給定邏輯功能的邏輯電路。,根據二進制狀態(tài)表和觸發(fā)器激勵表，求激勵函數和輸出函數的最簡表達式一般分為兩步： 列出激勵函數和輸出函數真值表； 用卡諾圖化簡后寫出最簡表達式。,例 用J-K觸發(fā)器和適當的邏輯門實現如下二進制狀態(tài)表的 功能。,解根據給定的二進制狀態(tài)表和J-K觸發(fā)器的激勵表可列出激勵函數和輸出函數的真值表如右下表所示。,由真值表可作出激勵函數和輸出函數的卡諾圖如下圖所示。,經化簡后得到激勵函數和輸出函

20、數的最簡表達式如下：,相應邏輯電路圖如下圖所示。,異步時序邏輯電路中沒有統(tǒng)一的時鐘脈沖信號，電路狀態(tài)的改變是外部輸入信號變化直接作用的結果。 根據電路結構和輸入信號形式的不同，異步時序邏輯電路可分為脈沖異步時序邏輯電路和電平異步時序邏輯電路兩種類型。 兩類電路均有Mealy型和Moore型兩種結構模型。,異步時序邏輯電路的設計,一、結 構 脈沖異步時序電路的一般結構如下圖所示。,圖中，存儲電路可由時鐘控制觸發(fā)器或非時鐘控制觸發(fā)器組成。,脈沖異步時序邏輯電路,二、輸入信號的形式與約束,1.輸入信號為脈沖信號; 2.輸入脈沖的寬度必須保證觸發(fā)器可靠翻轉; 3.輸入脈沖的間隔必須保證前一個脈沖引起的

21、電路響 應完全結束后，后一個脈沖才能到來; 4.不允許兩個或兩個以上輸入端同時出現脈沖。 對n個輸入端的電路，其一位輸入只允許出現n+1種取值組合，其中有效輸入種取值組合為n種。,三、輸出信號的形式,脈沖異步時序邏輯電路的輸出信號可以是脈沖信號也可以是電平信號。,若電路結構為Mealy型，則輸出為脈沖信號 因為輸出不僅是狀態(tài)變量的函數，而且是輸入的函數，而輸入為脈沖信號，所以，輸出一定是脈沖信號 若電路結構為Moore型，則輸出是電平信號 因為輸出僅僅是狀態(tài)變量的函數，所以，輸出值被定義在兩個間隔不定的輸入脈沖之間，即由兩個輸入脈沖之間的狀態(tài)決定。,例如 假定電路有x1、x2和x3共3個輸入，

22、并用取值1表示有脈沖出現，則一位輸入允許的輸入取值組合只有000、001、010、100共4種，其中有效輸入取值組合只有后面3種情況,輸入信號的形式與約束,脈沖異步時序邏輯電路的分析,一、分析方法與步驟 1. 分析方法 脈沖異步時序邏輯電路的分析方法與同步時序邏輯電路大致相同。,注意兩點： 當存儲元件采用時鐘控制觸發(fā)器時，對觸發(fā)器的時鐘控制 端應作為激勵函數處理。 僅當時鐘端有脈沖作用時，才根據觸發(fā)器的輸入確定狀態(tài)轉 移方向，否則，觸發(fā)器狀態(tài)不變。 根據對輸入的約束，分析時可以排除兩個或兩個以上輸入 端同時出現脈沖以及輸入端無脈沖出現情況，從而使圖、表簡化。,(4) 用文字描述電路的邏輯功能（

23、必要時畫出時間圖）。,2. 分析步驟,(1) 寫出電路的輸出函數和激勵函數表達式；,(2) 列出電路次態(tài)真值表或次態(tài)方程組；,(3) 作出狀態(tài)表和狀態(tài)圖；,二、 分析舉例,例 分析下圖所示脈沖異步時序邏輯電路，指出該電路功能。,&, 寫出輸出函數和激勵函數表達式,解:該電路由兩個J-K 觸發(fā)器和一個與門組成， 有一個輸入端x和一個輸 出端Z，輸出是輸入和狀 態(tài)的函數，屬于Mealy型 脈沖異步時序電路。,&,Z = xy2y1 J2 = K2 =1；C2 = y1 J1 = K1 =1；C1 = x, 列出電路次態(tài)真值表 J-K觸發(fā)器的狀態(tài)轉移發(fā)生在時鐘端脈沖負跳變的瞬間，為了強調在觸發(fā)器時鐘

24、端 C1、C2何時有負跳變產生，在次態(tài)真值表中用“”表示下跳。僅當時鐘端有“” 出現時，相應觸發(fā)器狀態(tài)才能發(fā)生變化，否則狀態(tài)不變。, 作出狀態(tài)表和狀態(tài)圖 根據次態(tài)真值表和輸出函數表達式（Z = xy2y1），可作出該電路的狀態(tài)表和狀態(tài)圖如下。,畫出時間圖并說明電路邏輯功能。 為了進一步描述該電路在輸入脈沖作用下的狀態(tài)和輸出變化過程，可根據狀態(tài)表或狀態(tài)圖畫出該電路的時間圖如下圖所示。,由狀態(tài)圖和時間圖可知，該電路是一個模4加1計數器， 當收到第四個輸入脈沖時，電路產生一個進位輸出脈沖。,一、方法與步驟 方法: 脈沖異步時序邏輯電路設計的方法與同步時序 邏輯電路設計大致相同，主要應注意兩個問題。,

25、由于不允許兩個或兩個以上輸入端同時為1（用1表示 有脈沖出現），設計時可以作如下處理： 當有多個輸入信號時，只需考慮多個輸入信號中僅一 個為1的情況； 在確定激勵函數和輸出函數時，可將兩個或兩個以上 輸入同時為1的情況作為無關條件處理。 當存儲電路采用帶時鐘控制端的觸發(fā)器時，觸發(fā)器的 時鐘端應作為激勵函數處理。設計時通過對觸發(fā)器的時鐘端 和輸入端綜合處理，有利于函數簡化。,脈沖異步時序邏輯電路的設計,形成原始狀態(tài)圖和原始狀態(tài)表,狀態(tài)化簡，求得最小化狀態(tài)表,狀態(tài)編碼，得到二進制狀態(tài)表,選定觸發(fā)器類型，并求出激勵函數和輸出函數最簡表達式,畫出邏輯電路圖,步驟 設計過程與同步時序電路相同，具體如下：

26、,二、舉例,例1 用T觸發(fā)器作為存儲元件，設計一個異步模8加1計數 器，電路對輸入端x出現的脈沖進行計數，當收到第八個脈沖 時，輸出端Z產生一個進位輸出脈沖。,解 由題意可知，該電路模型為Mealy型。由于狀態(tài)數目 和狀態(tài)轉換關系非常清楚，可直接作出二進制狀態(tài)圖和狀態(tài)表。 作出狀態(tài)圖和狀態(tài)表 設電路初始狀態(tài)為“000”，狀態(tài)變量用y2、y1、y0表示， 可作出二進制狀態(tài)圖如下。,相應二進制狀態(tài)表為：,確定激勵函數和輸出函數 假定狀態(tài)不變時，令相應觸發(fā)器的時鐘端為0，輸入端T任意；而狀態(tài)需要改變時，令相應觸發(fā)器的時鐘端為1(有脈沖出現)，T端為1。,根據狀態(tài)表，可得到x為1時激勵函數和輸出函數真

27、值表：,根據激勵函數和輸出函數真值表，并考慮到x為0時(無脈沖輸入, 電路狀態(tài)不變) ，可令各觸發(fā)器時鐘端為0，輸入端 T隨意?？傻玫胶喕蟮募詈瘮岛洼敵龊瘮当磉_式如下： C2 = xy1y0；T2 = 1 C1 = xy0；T1 = 1 C0 = x；T0 = 1 Z = xy2y1y0,畫出邏輯電路圖 根據激勵函數和輸出函數表達式，可畫出實現給定要求的邏輯電路如下圖所示。,前面所述同步時序電路和脈沖異步時序電路有兩個共同的特點： 電路狀態(tài)的轉換是在脈沖作用下實現的； 電路對過去輸入信號的記憶由觸發(fā)器的狀態(tài)體現。,電 平 異 步 時 序 邏 輯 電 路,事實上，對上述特點可進一步理解如下： 脈沖信號只不過是電平信號的一種特殊形式。, 電路中的觸發(fā)器，不管是哪種類型，都是由邏輯門加反饋回路構成的。 將上述兩個特點一般化，便可得到時序邏輯電路中更具一般性的另一類電路電平異步時序邏輯電路。, 組成 電平異步時序邏輯電路可由邏輯門加反 饋組成。,邏輯方程 電路可用以下邏輯方程組描述： Zi = fi(x1,xn,y1,yr) i=1,m Yj = gj(x1,xn,y1,yr)j=1,r yj(t+tj) = Yj(t),例如：用“或非”門構成的R-S觸發(fā)器。,電平異步時序邏輯電路的特點 電平異步時序電路具有如下特點：,電路