精品課程 IC原理 第6章 CMOS基本邏輯單元.ppt

1、1,第6章 CMOS基本邏輯單元,本章在 “半導(dǎo)體集成電路 朱正涌編著，張開華主審， 清華大學(xué)出版杜 2001年，高等學(xué)校工科電子類規(guī)劃教材 ”中，排序?yàn)榈?章 CMOS基本邏輯單元,2,第8章 CMOS基本邏輯單元,8.2 CMOS邏輯結(jié)構(gòu) 8.3 級(jí)聯(lián)級(jí)的負(fù)載 8.4 影響門的電氣和物理結(jié)構(gòu)設(shè)計(jì)的因素 8.5 各種邏輯類型的比較 8.6 傳輸門邏輯 8.7 RS觸發(fā)器 8.8 時(shí)鐘脈沖控制觸發(fā)器 8.9 D觸發(fā)器,3,8.2.1 CMOS互補(bǔ)邏輯,8.2 CMOS邏輯結(jié)構(gòu)（朱正涌教材，140頁）,4,CMOS與非門：P并N串,CMOS或非門：P串N并,CMOS與非門、或非門的不同表示符號(hào),

2、5,注意： 串聯(lián)方式工作時(shí)，相當(dāng)于溝道長(zhǎng)度增長(zhǎng)，MOS管寬長(zhǎng)比為 為使p、n管匹配，需增大串聯(lián)管的W/L比輸入端一般不超過4個(gè)。 并聯(lián)方式工作時(shí)，等效為溝道寬度增大。 有襯底偏置效應(yīng)存在。 則：（設(shè)K為單個(gè)最小尺寸MOS管的K值，n為串、并聯(lián)的管個(gè)數(shù)）對(duì)于與非門,（n2）,轉(zhuǎn)換電平V*向VDD移動(dòng) VNMHM。,6,對(duì)于或非門,（n2）,轉(zhuǎn)換電平V*向VSS移動(dòng) VNMLM。 基本CMOS門電路噪容僅能保證在20%VDD。,(2) 帶緩沖級(jí)的CMOS門電路 由基本線路構(gòu)成的CMOS門電路存在噪容低，輸出波形不對(duì)稱，CMOS門電路的扇出能力低的缺點(diǎn)，通常以加緩沖器來解決： 輸入端加倒相器。輸出端

3、加倒相器。 輸入、輸出端均加倒相器。 加緩沖器要遵循保持原門電路邏輯功能不變的原則。,7,帶緩沖級(jí)的CMOS門電路 為了穩(wěn)定輸出高低電平，可在輸入輸出端分別加倒相器作緩沖級(jí)。下圖所示為帶緩沖級(jí)的二輸入端與非門電路。,CMOS集成門的輸出緩沖級(jí)：輸出特性與倒相器相同,帶緩沖級(jí)的CMOS與非門電路,8,帶緩沖級(jí)的CMOS或非門電路,下圖所示為帶緩沖級(jí)的二輸入端或非門電路。,9,緩沖級(jí)給門電路帶來的性能上的改善： 門電路驅(qū)動(dòng)能力取決于倒相器特性，與各輸入端所處邏輯狀態(tài)無關(guān)。 轉(zhuǎn)移特性得到改善，轉(zhuǎn)換區(qū)域變窄，噪容提高。 輸出電平由“0”“1”，和“1”“0”跳變時(shí)間近似相等，波形趨于對(duì)稱。 但另一方面

4、，加入緩沖級(jí)，使 Vi V0傳送過程中經(jīng)過了3、4級(jí)延遲，使延遲時(shí)間，因此多用于高噪聲干擾低速系統(tǒng)。,10,靜態(tài)CMOS邏輯門電路,靜態(tài)CMOS邏輯門具有以下特點(diǎn),11,12,13,CMOS與非門的分析,14,CMOS或非門的分析,15,CMOS與非門、或非門設(shè)計(jì),1.為減小面積：所有管子取相同尺寸 2.若使NMOS管和PMOS管有相同的導(dǎo)電因子，取串聯(lián)管子增大n倍W的設(shè)計(jì) 3. 全對(duì)稱設(shè)計(jì)KNeff=KPeff,16,We will examine the operation of these gates in this chapter. Such as NAND,NOR,XOR and s

5、o on. Power and timing are the two main design specifications for digital IC.,17,CMOS NOR and NAND gates,18,All NMOS devices have their bulk terminals connected to GND，while the PMOS devices have their bulk nodes connected to VDD.,19,CMOS組合邏輯電路設(shè)計(jì),與或非門的設(shè)計(jì),20,NAND gate,21,Determine the device sizes fo

6、r 3-input NAND and NOR gates in CMOS,22,Stick Diagrams,23,Layout of NAND and NOR,24,Standard Cells,25,Standard Cells,26,類似的或與非門的設(shè)計(jì),27,實(shí)現(xiàn)不帶非的組合邏輯,28,實(shí)現(xiàn)8個(gè)變量“與”的三種方案,29,異或/同或邏輯,30,異或電路的實(shí)現(xiàn),31,用與或非門實(shí)現(xiàn) “異或” “同或”功能,32,Transistor Sizing a Complex CMOS Gate,33,8.2.2 CMOS變型電路 （偽NMOS邏輯 ） （朱正涌教材，141頁） n個(gè)輸入端的與非門

7、、或非門CMOS電路需2n個(gè)MOS管，而相應(yīng)的NMOS電路只需(n+1)個(gè)MOS管。因此，模仿NMOS電路的這一特點(diǎn)，對(duì)CMOS電路加以改進(jìn)，將PMOS負(fù)載管柵接地VSS，即可得到類似于耗盡型NMOS的特性。應(yīng)注意此電路屬有比電路。 與實(shí)際的NMOS電路邏輯相比： 偽NMOS邏輯由于采用PMOS負(fù)載，其溝道薄層電阻或稱方塊電阻約為NMOS的23倍，導(dǎo)通電阻，功耗（與 NMOS相比） 另一方面，由于PMOS的導(dǎo)通電阻，延遲時(shí)間。,34,偽NMOS邏輯 (a) 與非門 (b) 或非門,35,For the pseudo-NMOS inverter, NAND and NOR gate in the

8、 sizing selected,36,layout and equivalent of 3X device,37,偽NMOS邏輯,38,8.2.3 動(dòng)態(tài)CMOS邏輯,簡(jiǎn)化電路,39,簡(jiǎn)單的單時(shí)鐘動(dòng)態(tài)CMOS門不能進(jìn)行級(jí)聯(lián)，需采用兩相和四相邏輯。,40,1. 準(zhǔn)兩相時(shí)鐘,41,42,2. 兩相時(shí)鐘,流水線式兩相N-P CMOS邏輯級(jí),43,2. 兩相時(shí)鐘,44,8.2.4 鐘控CMOS邏輯 （朱正涌教材，145頁）,鐘控CMOS邏輯主要用來構(gòu)成鐘控邏輯，用它把鎖存器（或接口電路）和其它類型的動(dòng)邏輯連接起來。,45,預(yù)充電鑒別邏輯,下圖為預(yù)充電鑒別邏輯形式三輸入與非門可見，該電路既保持了與NMO

9、S邏輯相同的管數(shù)，又有CMOS電路低功耗的特點(diǎn)。,(1) 工作原理 預(yù)充電過程： =“0”，鑒別管Tn截止，上拉P管Tp導(dǎo)通，將輸出預(yù)充電至VDD。 鑒別過程： =“1”，Tn導(dǎo)通，Tp截止預(yù)充電停止，根據(jù)輸入端的狀態(tài)，輸出相應(yīng)的邏輯電平。,預(yù)充電鑒別邏輯,46,(2) 與經(jīng)典的靜態(tài)CMOS邏輯相比，P-E邏輯的優(yōu)缺點(diǎn)： 優(yōu)點(diǎn)： 不需互補(bǔ)結(jié)構(gòu)（每個(gè)輸入端勿需P、N管搭配）。 無比電路，所有邏輯門可采用最小尺寸。 不存在下拉直流電流，邏輯部分可串聯(lián)較多晶體管，輸入端擴(kuò)展方便。 作用在邏輯信號(hào)的負(fù)載較低，速度快。,47,缺點(diǎn)： 邏輯輸出易受所謂“電荷共享”現(xiàn)象影響，如邏輯部分內(nèi)部放電節(jié)點(diǎn)與輸出節(jié)點(diǎn)

10、相連，輸出節(jié)點(diǎn)電荷將被已放電的內(nèi)部節(jié)點(diǎn)共享，輸出電壓。 輸出信號(hào)有動(dòng)態(tài)特性，存在最小時(shí)鐘比，最大時(shí)鐘比受電路特性制約。 鑒別過程中，輸入必須穩(wěn)定，否則錯(cuò)誤值將使輸出節(jié)點(diǎn)誤放電。 如預(yù)充電期間需輸出信號(hào)，這段時(shí)間的輸出須先保存下來。 需加時(shí)鐘信號(hào)。,48,(3) 解決方法： 限制時(shí)鐘頻率，仔細(xì)選擇接到P-E邏輯的電路類型。,注意： 基于同一個(gè)時(shí)鐘信號(hào)的多級(jí)預(yù)充電鑒別邏輯不能進(jìn)行級(jí)聯(lián)，因?yàn)槊恳患?jí)邏輯的輸出在預(yù)充電過程已升到邏輯電平，此時(shí)，一旦時(shí)鐘信號(hào)達(dá)到高電平，此高電平輸出將驅(qū)動(dòng)下級(jí)電路輸出放電，不能進(jìn)行正常的邏輯運(yùn)算。 通常采用多個(gè)時(shí)鐘信號(hào)控制的級(jí)聯(lián)，保證鑒別過程中的輸入穩(wěn)定。,49,預(yù)充電鑒別

11、邏輯的級(jí)聯(lián)方式,50,8.2.5 CMOS多米諾（Domino）邏輯,CMOS多米諾邏輯,51,多米諾邏輯 多米諾邏輯是P-E邏輯的一種變型，是由一組動(dòng)態(tài)CMOS單元和一個(gè)靜態(tài)緩沖倒相器構(gòu)成，是一種準(zhǔn)靜態(tài)電路，具有動(dòng)態(tài)和靜態(tài)邏輯兩者的優(yōu)點(diǎn)，克服了動(dòng)態(tài)CMOS邏輯對(duì)負(fù)載電容敏感的缺點(diǎn)。 =“0”，為預(yù)充電階段，f點(diǎn)保持高電平，f=“0”。 =“1”，求值階段，根據(jù)輸入A、B、C狀態(tài)，f有條件放電，再通過反相器輸出正確的邏輯電平。,邏輯部分可采用最小尺寸，倒相器尺寸按需要設(shè)計(jì)，多米諾邏輯的突出優(yōu)點(diǎn)是：靜態(tài)緩沖器（倒相器）可使輸出高電平達(dá)到VDD。,52,53,多米諾CMOS邏輯單元的級(jí)聯(lián),多米諾邏

12、輯的級(jí)聯(lián)方式,(多米諾邏輯可直接實(shí)現(xiàn)多級(jí)級(jí)聯(lián) ),54,55,通過分析其工作過程，可得出其名稱得由來：預(yù)充電過程中，=“0”，每級(jí)多米諾單元輸出都為低電平。 在鑒別過程中，=“1”，若滿足輸入條件，第一級(jí)邏輯輸出高電平，滿足第二級(jí)的邏輯條件，其輸出也為高電平，即在整個(gè)鑒別過程中，邏輯狀態(tài)的傳播能即刻通過整個(gè)級(jí)聯(lián)電路，象多米諾骨牌一樣，推倒一個(gè)，全部都倒。,56,57,8.3 級(jí)聯(lián)級(jí)的負(fù)載,58,8.4 影響門的電氣和物理結(jié)構(gòu)設(shè)計(jì)的因素,8.4.1 MOS管的串聯(lián)和并聯(lián),59,8.4.2 襯偏調(diào)制效應(yīng),60,8.4.3 源漏電容 朱正涌教材：p. 150,61,8.4.4 電荷的再分配,62,8

13、.5 各種邏輯類型的比較,63,傳輸門(TG) transmission gate,64,8.6 傳輸門邏輯,65,傳輸門的邏輯特點(diǎn),66,67,傳輸門的傳輸特性,68,NMOS傳輸門傳輸高電平特性,69,NMOS傳輸門傳輸?shù)碗娖教匦?70,NMOS傳送晶體管 工作原理,如右圖示，輸入信號(hào)Vi通過一柵極受VG控制的NMOS FET M1送到反相器輸入端，其中M1稱為信號(hào)傳送器，此結(jié)構(gòu)多用于動(dòng)態(tài)存儲(chǔ)電路中。,NMOS傳送晶體管,n溝道MOS傳輸門在傳輸高電平時(shí)，受到門導(dǎo)通閾電壓的限制，有閾值損失（Vomax=VDDVTN），稱為源跟隨器工作方式（由于輸出電位隨源極電位變化而變化），屬于非完美傳輸

14、；而n溝道MOS傳輸門在傳輸?shù)碗娖綍r(shí)，則可以完美傳輸?shù)碗娖?，稱為漏負(fù)載級(jí)工作方式（由于輸出電位隨漏極電位變化而變化）。,71,其工作過程如下： VG=“0” M1截止，Vi不能傳送，Vo端維持原態(tài)。,VG=“1” 設(shè)VGS=VDD ，則： (1) Vi=“0” Vi 端為S端，VGS=VDD，M1 導(dǎo)通，Vo=Vi=“0”。 (2) Vi=“1”(VDD) 若Vo=“0”（0V），則此時(shí)，Vi端為D，Vo為S端，有VGS=VDD，VDS=VDD，M1導(dǎo)通，Vo電位升高至(VDD-VTn)，信號(hào)傳送范圍受到限制。 若Vo=“1”（VDD），則VGS=VDS=0，M1截止，但此時(shí)傳送的信號(hào)Vi=“

15、1”=VDD，而Vo=VDD其邏輯效果與M1導(dǎo)通等效。,72,73,p溝道MOS傳輸門在傳輸高電平時(shí)，可以完美傳輸高電平，稱為漏負(fù)載級(jí)工作方式（由于輸出電位隨漏極電位變化而變化）；而p溝道MOS傳輸門在傳輸?shù)碗娖綍r(shí)，則受到門導(dǎo)通閾電壓的限制，有閾值損失，稱為源跟隨器工作方式（由于輸出電位隨源極電位變化而變化），其輸出低電平值為完美低電平值再加上一個(gè)取了絕對(duì)值的閾電壓值（pMOS管閾電壓為負(fù)值）。,74,CMOS傳輸門,CMOS傳輸門電路結(jié)構(gòu)和符號(hào)表示如左圖所示，時(shí)鐘脈沖控制信號(hào)C的范圍定為0VDD。,CMOS傳輸門電路與表示,CMOS傳輸門的電路結(jié)構(gòu)，它由一個(gè)pMOS管和一個(gè)nMOS管連接構(gòu)成

16、，其連接方式為兩管的源漏互連（每管的源漏均不確定，視工作條件而定），pMOS管和nMOS管的柵極電位呈非關(guān)系。,75,1) CMOS傳輸門的工作過程 (1) 傳輸高電平（設(shè)Vo初態(tài)為“0”） P管為漏負(fù)載級(jí)（VGSp=-VDD） N管為源跟隨器（VGSn=VDSn） 傳輸門導(dǎo)通電阻ron=rn rp，比傳送晶體管導(dǎo)通電阻小。,圖 傳輸門傳輸高電平過程,76,77,78,79,(2) 傳輸?shù)碗娖?圖 傳輸門傳輸?shù)碗娖竭^程,N管為漏負(fù)載級(jí)（VGSn=VDD）， P管為源跟隨器VGSp=VDSp。其分析過程與傳輸高電平時(shí)類似。,80,81,CMOS傳輸門在傳輸高電平和低電平 時(shí)的性能分析，即CMOS

17、傳輸門在傳輸高電平時(shí)，為漏負(fù)載級(jí)工作方式（由于輸出電位隨漏極電位變化而變化），注意，輸出電位是隨pMOS管漏極電位變化而變化，可以完美傳輸高電平；而CMOS傳輸門在傳輸?shù)碗娖綍r(shí)，也可以完美傳輸?shù)碗娖?，仍為漏?fù)載級(jí)工作方式（由于輸出電位隨漏極電位變化而變化），注意，這時(shí)輸出電位是隨nMOS管漏極電位變化而變化。從而討論了為何單溝道傳輸門不能完美傳輸高電平（n溝道MOS傳輸門），或者為何不能完美傳輸?shù)碗娖剑╬溝道MOS傳輸門）的原因；討論了為何CMOS傳輸門既可完美傳輸高電平又可完美傳輸?shù)碗娖降睦碚摬⑦M(jìn)行了分析。,82,CMOS傳輸門在傳輸高電平和低電平 時(shí)的性能分析,CMOS傳輸門在傳輸高電平時(shí)

18、，為漏負(fù)載級(jí)工作方式（由于輸出電位隨漏極電位變化而變化），注意，輸出電位是隨pMOS管漏極電位變化而變化，可以完美傳輸高電平；而CMOS傳輸門在傳輸?shù)碗娖綍r(shí)，也可以完美傳輸?shù)碗娖?，仍為漏?fù)載級(jí)工作方式（由于輸出電位隨漏極電位變化而變化），注意，這時(shí)輸出電位是隨nMOS管漏極電位變化而變化。從而說明了為何單溝道傳輸門不能完美傳輸高電平（n溝道MOS傳輸門），或者為何不能完美傳輸?shù)碗娖剑╬溝道MOS傳輸門）的原因，而CMOS傳輸門既可完美傳輸高電平又可完美傳輸?shù)碗娖健?83,84,圖 九管CMOS傳輸門,3) 改進(jìn)電路九管CMOS傳輸門,一種改進(jìn)的CMOS傳輸門電路如圖4-31所示。TG1的n3管

19、VBS=0，無襯偏。E=“1”，TG1、TG2工作，當(dāng)Vi=“1”，TG1、TG2同時(shí)開始傳輸高電平，其各自的輸出端V0，V0狀態(tài)相同，而V0與TG1的n1管襯底相接，即VBn1=VSn3=VSn1，可等效視為n1的VBS1=0，n1管無襯偏效應(yīng)。,85,(c) CMOS型 (d) PMOS上拉管型,傳輸門邏輯,86,多路選擇器(MUX-Multiplexer ),多路選擇器或多路轉(zhuǎn)換開關(guān)(MUX)是MOS開關(guān)的一個(gè)典型應(yīng)用，圖8.27（a）給出了一個(gè)簡(jiǎn)單的NMOS四到一轉(zhuǎn)換開關(guān)的電路和它所對(duì)應(yīng)的轉(zhuǎn)換關(guān)系。,圖8.27,87,采用CMOS結(jié)構(gòu)的MUX,CMOS結(jié)構(gòu)的多路轉(zhuǎn)換開關(guān)克服了NMOS結(jié)

20、構(gòu)所存在的傳輸高電平閾值電壓損耗和串聯(lián)電阻大的問題，但晶體管數(shù)目增加了一倍。,88,PMOS上拉管型CMOS傳輸門邏輯電路,PMOS上拉管型邏輯電平提升電路，解決了NMOS傳輸高電平存在的閾值電壓損耗問題。當(dāng)=0時(shí)，F(xiàn)=VDD,89,90,91,8.7 RS觸發(fā)器 朱正涌教材：p.154,特性表實(shí)際上是一種特殊的真值表，它對(duì)觸發(fā)器的描述十分具體。這種真值表的輸入變量（自變量）除了數(shù)據(jù)輸入外，還有觸發(fā)器的初態(tài)，而輸出變量（因變量）則是觸發(fā)器的次態(tài)。特性方程是從特性表歸納出來的，比較簡(jiǎn)潔；狀態(tài)轉(zhuǎn)換圖這種描述方法則很直觀。,92,RS觸發(fā)器的狀態(tài)轉(zhuǎn)換圖,JK觸發(fā)器的狀態(tài)轉(zhuǎn)換圖,93,T觸發(fā)器的狀態(tài)轉(zhuǎn)

21、換圖,D觸發(fā)器的狀態(tài)轉(zhuǎn)換圖,94,95,朱正涌教材：p. 156,圖例： 實(shí)線：擴(kuò)散區(qū)， 虛線：鋁， 陰影線：多晶硅、 黑方塊：引線孔,96,97,8.8 時(shí)鐘脈沖控制觸發(fā)器,8.8.1 NMOS結(jié)構(gòu)的時(shí)鐘脈沖控制觸發(fā)器,98,我們看到，在CP的控制下，鎖存器并非隨時(shí)受輸入信號(hào)的影響。只有當(dāng)CP信號(hào)為“1”時(shí)，輸入信號(hào)才會(huì)起作用。CP信號(hào)即時(shí)鐘信號(hào)，時(shí)鐘信號(hào)是數(shù)字系統(tǒng)的時(shí)間基準(zhǔn)，用來協(xié)調(diào)（或同步）數(shù)字系統(tǒng)中各部分的動(dòng)作。鑒于時(shí)鐘信號(hào)的重要性，設(shè)計(jì)者們采取各種措施保證其信號(hào)質(zhì)量，使之避免干擾。在數(shù)據(jù)信號(hào)不可靠而時(shí)鐘信號(hào)相對(duì)可靠的條件下，采用窄時(shí)鐘脈沖將顯著提高鎖存器的抗干擾能力。,同步RS觸發(fā)器

22、,99,除了改善抗干擾能力，CP信號(hào)還起另一個(gè)作用：消除競(jìng)爭(zhēng)冒險(xiǎn)。假如R信號(hào)由0變1，S信號(hào)由1變0，理想情況下，Q和Q將同時(shí)變化，Q由1變0，Q由0變1。實(shí)際上，由于傳輸路徑不同，R、S到達(dá)鎖存器會(huì)有時(shí)間差。我們不妨假設(shè)S信號(hào)落后于R信號(hào)t秒。這樣，鎖存器將在t秒內(nèi)處于S=1，R=1的非正常工作狀態(tài)，輸出Q=1,Q=1，這樣的輸出在數(shù)字系統(tǒng)內(nèi)產(chǎn)生尖峰脈沖，導(dǎo)致邏輯錯(cuò)誤。,100,為了消除這種競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，我們可以引入CP信號(hào)，CP信號(hào)使鎖存器接收輸入信號(hào)的時(shí)間至少推遲了t秒，輸入信號(hào)穩(wěn)定后才允許鎖存器進(jìn)行邏輯運(yùn)算。這種情況下，CP信號(hào)也叫選通脈沖。 脈沖選通鎖存器有一定的抗干擾能力。然而，在CP=1期間，如果輸入信號(hào)多次變化，輸出也將多次變化。所以，鎖存器又叫“透明觸發(fā)器”。,101,8.8.2 CMOS結(jié)構(gòu)的時(shí)鐘脈沖控制觸發(fā)器,102,103,8.9 D觸發(fā)器,104,8.9.2 CMOS D觸發(fā)器,x,接x,N阱,N阱,N阱,105,106,主從觸發(fā)器比脈沖選通鎖存器進(jìn)了一步。主從D觸發(fā)器由兩個(gè)脈沖選通鎖存器級(jí)聯(lián)而成。這兩個(gè)脈沖選通D鎖存器的CP信號(hào)是互補(bǔ)，因此前級(jí)接收信號(hào)時(shí)，后級(jí)就不接收信號(hào)；后級(jí)接收信號(hào)時(shí)，前級(jí)就不接收信號(hào)。在CP=1期間，前級(jí)接收輸入信號(hào)，后級(jí)不接收輸入