第12章 集成電路的測(cè)試與封裝.ppt

1、第12章 集成電路的測(cè)試與封裝,12.1 集成電路在芯片測(cè)試技術(shù) 12.2 集成電路封裝形式與工藝流程 12.3 芯片鍵合 12.4 高速芯片封裝 12.5 混合集成與微組裝技術(shù) 12.6 數(shù)字集成電路測(cè)試方法,設(shè)計(jì)錯(cuò)誤測(cè)試 設(shè)計(jì)錯(cuò)誤測(cè)試的主要目的是發(fā)現(xiàn)并定位設(shè)計(jì)錯(cuò)誤，從而達(dá)到修改設(shè)計(jì)，最終消除設(shè)計(jì)錯(cuò)誤的目的。 設(shè)計(jì)錯(cuò)誤的主要特點(diǎn)是同一設(shè)計(jì)在制造后的所有芯片中都存在同樣的錯(cuò)誤，這是區(qū)分設(shè)計(jì)錯(cuò)誤與制造缺陷的主要依據(jù)。,12.1 集成電路在芯片測(cè)試技術(shù),功能測(cè)試 測(cè)試目的 功能測(cè)試是針對(duì)制造過程中可能引起電路功能不正 確而進(jìn)行的測(cè)試，與設(shè)計(jì)錯(cuò)誤相比，這種錯(cuò)誤的出 現(xiàn)具有隨機(jī)性， 測(cè)試的主要目的不是

2、定位和分析錯(cuò)誤而是判斷芯 片上是否存在錯(cuò)誤，即區(qū)分合格的芯片與不合格的 芯片。,功能測(cè)試的困難源于以下兩個(gè)方面： 一個(gè)集成電路具有復(fù)雜的功能，含有大量的晶體管 電路中的內(nèi)部信號(hào)不可能引出到芯片的外面，而測(cè)試信號(hào)和測(cè)試結(jié)果只能從外部的少數(shù)管腳施加并從外部管腳進(jìn)行觀測(cè)。,測(cè)試的過程 就是用測(cè)試儀器將測(cè)試向量(1和0組成的序列)， 通過探針施加到輸入管腳，同時(shí)在輸出管腳上通 過探針進(jìn)行檢測(cè)，并與預(yù)期的結(jié)果進(jìn)行比較。 高速的測(cè)試儀器是非常昂貴的設(shè)備，測(cè)試每個(gè)芯 片所用的時(shí)間必須盡可能地縮短，以降低測(cè)試成 本。,集成電路測(cè)試所要做的工作，一是要將芯片與測(cè)試系統(tǒng)的各種聯(lián)接線正確聯(lián)接；二是要對(duì)芯片施加各種信

3、號(hào)，通過分析芯片的輸出信號(hào)，來得到芯片的功能和性能指標(biāo)。 芯片與測(cè)試系統(tǒng)的聯(lián)接 分為兩種： 芯片在晶圓測(cè)試的聯(lián)接方法 芯片成品測(cè)試的聯(lián)接方法,集成電路測(cè)試信號(hào)聯(lián)接方法,（1）芯片在晶圓測(cè)試的聯(lián)接方法,一種10探針頭的實(shí)物照片,GSG組合150um間距微波探頭照片,兩種芯片在晶圓測(cè)試用探針：,集成電路測(cè)試信號(hào)聯(lián)接方法,（2）芯片成品測(cè)試的聯(lián)接方法,測(cè)試機(jī)與被測(cè)電路板的聯(lián)接照片,MT9308分選機(jī),12.2集成電路封裝形式與工藝流程,封裝的作用 (1)對(duì)芯片起到保護(hù)作用。封裝后使芯片不受外界因素的影響而損壞，不因外部條件變化而影響芯片的正常工作； (2)封裝后芯片通過外引出線(或稱引腳)與外部系統(tǒng)

4、有方便相可靠的電連接； (3)將芯片在工作中產(chǎn)生的熱能通過封裝外殼散播出去，從研保證芯片溫度保持在最高額度之下； (4)能使芯片與外部系統(tǒng)實(shí)現(xiàn)可靠的信號(hào)傳輸，保持信號(hào)的完整性。,封裝的內(nèi)容,通過一定的結(jié)構(gòu)設(shè)計(jì)、工藝設(shè)計(jì)、電設(shè)計(jì)、熱設(shè)計(jì)和可靠性設(shè)計(jì)制造出合格的外殼或引線框架等主要零部件； (2) 改進(jìn)封裝結(jié)構(gòu)、確定外形尺寸，使之達(dá)到通用化、標(biāo)準(zhǔn)化，并向多層次、窄節(jié)距、多引線、小外形和高密度方向發(fā)展； (3) 保證自硅晶圓的減薄、劃片和分片開始，直到芯片粘接、引線鍵合和封蓋等一系列封裝所需工藝的正確實(shí)施，達(dá)到一定的 規(guī)?；妥詣?dòng)化； (4) 在原有的材料基礎(chǔ)上，提供低介電系數(shù)、高導(dǎo)熱、高機(jī)械強(qiáng)度等

5、性能優(yōu)越的新型有機(jī)、無機(jī)和金屬材料； (5) 提供準(zhǔn)確的檢驗(yàn)測(cè)試數(shù)據(jù)，為提高集成電路封裝的性能和可靠性提供有力的保證。,封裝的形式,Package-封裝體 指芯片（Die）和不同類型的框架（L/F）和塑封料（EMC）形成的不同外形的封裝體。 IC Package的種類 按封裝材料劃分為： 金屬封裝、陶瓷封裝、塑料封裝 按照和PCB板連接方式分為： PTH封裝和SMT封裝 按照封裝外型可分為： SOT、SOIC、TSSOP、QFN、QFP、BGA、CSP等；,按封裝材料劃分為：,金屬封裝,陶瓷封裝,塑料封裝,金屬封裝主要用于軍工或航天技術(shù)，無商業(yè)化產(chǎn)品； 陶瓷封裝優(yōu)于金屬封裝，也用于軍事產(chǎn)品，占

6、少量商業(yè)化市場(chǎng)； 塑料封裝用于消費(fèi)電子，因?yàn)槠涑杀镜?，工藝?jiǎn)單，可靠性高而占有絕大部分的市場(chǎng)份額；,按與PCB板的連接方式劃分為：,PTH,SMT,PTH-Pin Through Hole, 通孔式； SMT-Surface Mount Technology，表面貼裝式。 目前市面上大部分IC均采為SMT式的,按封裝外型可分為： SOT 、QFN 、SOIC、TSSOP、QFP、BGA、CSP等； 決定封裝形式的兩個(gè)關(guān)鍵因素: 封裝效率。芯片面積/封裝面積，盡量接近1:1； 引腳數(shù)。引腳數(shù)越多，越高級(jí)，但是工藝難度也相應(yīng)增加；,封裝形式和工藝逐步高級(jí)和復(fù)雜,其中,CSP由于采用了Flip Ch

7、ip技術(shù)和裸片封裝，達(dá)到了芯片面積/封裝面積=1:1，為目前最高級(jí)的技術(shù)；,Company Logo,IC Package （IC的封裝形式）,QFNQuad Flat No-lead Package 四方無引腳扁平封裝 SOICSmall Outline IC 小外形IC封裝 TSSOPThin Small Shrink Outline Package 薄小外形封裝 QFPQuad Flat Package 四方引腳扁平式封裝 BGABall Grid Array Package 球柵陣列式封裝 CSPChip Scale Package 芯片尺寸級(jí)封裝,常用集成電路封裝形式,（1）DIP

8、(Dual In-line Package)雙列直插式封裝,P型8引線封裝,正視圖,頂視圖,常用集成電路封裝形式,（2）SOP(Small Outline Package)小外形封裝,SOP實(shí)際上是DIP的變形，即將DIP的直插式引腳向 外彎曲成90度，就成了適于表面貼裝SMT（Surface Mount Technology）的封裝了，只是外形尺寸和重量 比DIP小得多。,SOP封裝外形圖,常用集成電路封裝形式,（3）QFP(Quad Flat Package) 四邊引腳扁平封裝,QFP封裝結(jié)構(gòu),QFP的分類：,塑（Plastic）封 QFP(PQFP) 薄型QFP(TQFP) 窄（Fine

9、） 節(jié)距 QFP(FQFP),Company Logo,IC Package Structure（IC結(jié)構(gòu)圖）,TOP VIEW,SIDE VIEW,Lead Frame 引線框架,Gold Wire 金 線,Die Pad 芯片焊盤,Epoxy 銀漿,Mold Compound 環(huán)氧樹脂,集成電路封裝工藝流程,引線鍵合是將芯片表面的鋁壓點(diǎn)和引線框架上的電極內(nèi)端（有時(shí)稱為柱）進(jìn)行電連接最常用的方法（見下圖）。引線鍵合放置精度通常是5m。鍵合線或是金或是鋁，因?yàn)樗谛酒瑝狐c(diǎn)和引線框架內(nèi)端壓點(diǎn)都形成良好鍵合，通常引線直徑是2575m之間。,12.3 芯片鍵合,引線鍵合,傳統(tǒng)裝配與封裝,Figure

10、 20.1,引線焊接,EFO打火桿在磁嘴前燒球,Cap下降到芯片的Pad上，加Force和Power形成第一焊點(diǎn),Cap牽引金線上升,Cap運(yùn)動(dòng)軌跡形成良好的Wire Loop,Cap下降到Lead Frame形成焊接,Cap側(cè)向劃開，將金線切斷，形成魚尾,Cap上提，完成一次動(dòng)作,從芯片壓點(diǎn)到引線框架的引線鍵合,集成電路封裝示意圖,芯片綁定時(shí)，應(yīng)給出載體型號(hào)和芯片焊盤與載體上的引腳關(guān)系示意圖，如圖所示，芯片方向用向上箭頭表示，QFP24載體引腳從左下角第二引腳開始，逆時(shí)針方向連續(xù)標(biāo)號(hào)，按圖連接明確無誤。,卷帶式自動(dòng)鍵合TAB技術(shù),倒裝芯片,將芯片的有源面（具有表面鍵合壓點(diǎn)）面向基座的粘貼封裝

11、技術(shù)。 倒裝技術(shù)優(yōu)點(diǎn)： 寄生電感遠(yuǎn)小于傳統(tǒng)鍵合技術(shù)的寄生值 焊接盤可遍布芯片，不僅限于芯片周邊 襯底均可被IC覆蓋，封裝密度高 可靠性高 焊接時(shí)，連接柱的表面張力會(huì)自我校正,倒裝芯片封裝,硅片壓點(diǎn)上的C4焊料凸點(diǎn),倒裝芯片的環(huán)氧樹脂填充術(shù) 關(guān)于倒裝芯片可靠性的一個(gè)重要問題是硅片和基座之間熱膨脹系數(shù)（CTE）失配。嚴(yán)重的CTE失配將應(yīng)力引入C4焊接點(diǎn)并由于焊接裂縫引起早期失效。通過在芯片和基座之間用流動(dòng)環(huán)氧樹脂填充術(shù)使問題得以解決。,倒裝芯片面陣焊接凸點(diǎn)與引線鍵合 因?yàn)榈寡b芯片技術(shù)是面陣技術(shù)，它促進(jìn)了對(duì)封裝中更多輸入/輸出管腳的要求。這意味著C4焊料凸點(diǎn)被放在芯片表面的x-y格點(diǎn)上，對(duì)于更多管腳

12、數(shù)有效利用了芯片表面積。,Figure 20.23,12.4 高速芯片封裝,在高頻和高速系統(tǒng)設(shè)計(jì)時(shí)，不同封裝形式的引腳的寄生參 數(shù)必須加以考慮 。,幾種封裝形式下引腳的寄生電容和電感的典型值,12.4 高速芯片封裝,MCM技術(shù)的發(fā)展與進(jìn)步 由于多芯片模塊(MCM)的出現(xiàn)、發(fā)展和進(jìn)步，推動(dòng)了微組裝技術(shù)發(fā)展。由于信號(hào)傳輸高頻化和高速數(shù)字化的要求以及裸芯片封裝的需要，因而要求有比起SMT組裝密度更高的基板和母板。,12.5 混合集成與微組裝技術(shù),多芯片組件，它是在混合集成電路(HIC)基礎(chǔ)上發(fā)展起來的高技術(shù)電子產(chǎn)品，是將多個(gè)LSI和VLSI芯片和其它元器件高密度組裝在多層互連基板上，然后封裝在同一封

13、裝體內(nèi)的高密度、高可靠性的電子產(chǎn)品，可以實(shí)現(xiàn)系統(tǒng)功能，達(dá)到電子產(chǎn)品的小型化、多功能、高性能。,MCM(Mu1tiChip Module)基本概念,MCM分類,MCM通?？煞譃槲宕箢?， 即MCML，其基板為多層布線PWB； MCMC，其基板為多層布線厚膜或多層布線共燒陶瓷； MCMD，其為薄膜多層布線基板； MCMCD，其為厚、薄膜混合多層布線基板； MCMSi，其基板為Si。 以上這些基板上再安裝各類Ic芯片及其它元器件，使用先進(jìn)封裝，就制作成各類MCM。,三級(jí)基板（或PCB）,近似芯片尺寸的超小型封裝 可容納引腳的數(shù)最多，便于焊接、安裝和修整更換 電、熱性能優(yōu)良 測(cè)試、篩選、老化操作容易實(shí)現(xiàn)

14、 散熱性能優(yōu)良 封裝內(nèi)無需填料 制造工藝、設(shè)備的兼容性好,MCM的優(yōu)勢(shì),一種六芯片MCM,12.6 數(shù)字集成電路測(cè)試方法,概述 數(shù)字集成電路測(cè)試的意義在于可以直觀地檢查設(shè)計(jì)的集成電路是否能像設(shè)計(jì)者要求的那樣正確地工作。 另一目的是希望通過測(cè)試，確定電路失效的原因以及失效所發(fā)生的具體部位，以便改進(jìn)設(shè)計(jì)和修正錯(cuò)誤。,測(cè)試的難度 為實(shí)現(xiàn)對(duì)芯片中的錯(cuò)誤和缺陷定位，從測(cè)試技術(shù)的角度而言就是要解決測(cè)試的可控制性和可觀測(cè)性。數(shù)字系統(tǒng)一般都是復(fù)雜系統(tǒng)，測(cè)試問題變得日益嚴(yán)重。,12.6.1 可測(cè)試性的重要性,測(cè)試生成 指產(chǎn)生驗(yàn)證電路的一組測(cè)試碼，又稱測(cè)試矢量 測(cè)試驗(yàn)證 指一個(gè)給定測(cè)試集合的有效性測(cè)度，這通常是通

15、過故障模擬 來估算的。 測(cè)試設(shè)計(jì) 目的是為了提高前兩種工作的效率，也就是說，通過在邏輯 和電路設(shè)計(jì)階段考慮測(cè)試效率問題，加入適當(dāng)?shù)母郊舆壿嫽?電路以提高將來芯片的測(cè)試效率 。,數(shù)字集成電路可測(cè)性的3個(gè)方面,集成電路芯片測(cè)試的基本形式 完全測(cè)試 對(duì)芯片進(jìn)行全部狀態(tài)和功能的測(cè)試，要考慮集成電路的所有狀態(tài)和功能，即使在將來的實(shí)際應(yīng)用中有些并不會(huì)出現(xiàn)。完全測(cè)試是完備集。在集成電路研制階段，為分析電路可能存在的缺陷和隱含的問題，應(yīng)對(duì)樣品進(jìn)行完全測(cè)試。 功能測(cè)試 只對(duì)集成電路設(shè)計(jì)之初所要求的運(yùn)算功能或邏輯功能是否正確進(jìn)行測(cè)試。功能測(cè)試是局部測(cè)試。在集成電路的生產(chǎn)階段，通常采用功能測(cè)試以提高測(cè)試效率降低測(cè)試

16、成本。,2020/9/15,43,完全測(cè)試的含義 例如：N個(gè)輸入端的邏輯，它有2N個(gè)狀態(tài)。 組合邏輯：在靜態(tài)狀態(tài)下，需要2N個(gè)順序測(cè)試矢量。動(dòng)態(tài)測(cè)試應(yīng)考慮狀態(tài)轉(zhuǎn)換時(shí)的延遲配合問題，僅僅順序測(cè)試是不夠的。 時(shí)序電路：由于記憶單元的存在，電路的狀態(tài)不但與當(dāng)前的輸入有關(guān)，還與上一時(shí)刻的信號(hào)有關(guān)。它的測(cè)試矢量不僅僅是枚舉問題，而是一個(gè)排列問題。最壞情況下它是2N個(gè)狀態(tài)的全排列，它的測(cè)試矢量數(shù)目是一個(gè)天文數(shù)字。 可測(cè)試性成為VLSI設(shè)計(jì)中的一個(gè)重要部分,內(nèi)部節(jié)點(diǎn)測(cè)試方法的基本思想 由于電路制作完成后，各個(gè)內(nèi)部節(jié)點(diǎn)將不可直接探測(cè)，只能通過輸入/輸出來觀測(cè)。對(duì)內(nèi)部節(jié)點(diǎn)測(cè)試思想是：假設(shè)在待測(cè)試節(jié)點(diǎn)存在一個(gè)故障

17、狀態(tài)，然后反映和傳達(dá)這個(gè)故障到輸出觀察點(diǎn)。在測(cè)試中如果輸出觀察點(diǎn)測(cè)到該故障效應(yīng)，則說明該節(jié)點(diǎn)確實(shí)存在假設(shè)的故障。否則，說明該節(jié)點(diǎn)不存在假設(shè)的故障。,12.6.2 測(cè)試基礎(chǔ),2020/9/15,45,故障模型 造成電路失效的原因： 微觀的缺陷：半導(dǎo)體材料中存在的缺陷。 工藝加工中引入的器件不可靠或錯(cuò)誤：帶電粒子的沾污、接觸區(qū)接觸不良、金屬線不良連接或斷開。 設(shè)計(jì)不當(dāng)所引入的工作不穩(wěn)定。,電路失效（節(jié)點(diǎn)不正確的電平）抽象為故障模型,2020/9/15,46,對(duì)于每一個(gè)測(cè)試矢量，它包括了測(cè)試輸入和應(yīng)有的測(cè)試輸出。為了減少測(cè)試的工作量，測(cè)試生成通常是針對(duì)門級(jí)器件的外節(jié)點(diǎn)。雖然直接針對(duì)晶體管級(jí)生成測(cè)試具

18、有更高的定位精度，但測(cè)試的難度與工作量將大大增加。 隨著集成電路規(guī)模的增大和系統(tǒng)復(fù)雜性的提高，要求要采用新的技術(shù)和算法生成測(cè)試。,測(cè)試生成,12.6.3 可測(cè)試性設(shè)計(jì),問題的提出 從測(cè)試技術(shù)的角度而言要解決測(cè)試的可控制性和可觀測(cè)性，希望內(nèi)部的節(jié)點(diǎn)是可見的，這樣才能通過測(cè)試判定電路失效的癥結(jié)所在。但是，電路制作完成后，各個(gè)內(nèi)部節(jié)點(diǎn)將不可直接探測(cè)，只能對(duì)系統(tǒng)輸入一定的測(cè)試矢量，在輸出端觀察到所測(cè)節(jié)點(diǎn)的狀態(tài)。 測(cè)試的難點(diǎn) 可測(cè)試性與電路的復(fù)雜性成正比，對(duì)于一個(gè)包含了數(shù)萬個(gè)內(nèi)部節(jié)點(diǎn)的VLSI系統(tǒng)，很難直接從電路的輸入/輸出端來控制和觀察這些內(nèi)部節(jié)點(diǎn)的電學(xué)行為。 為解決可測(cè)試性問題，從設(shè)計(jì)之初就要予以考慮,可測(cè)試性設(shè)計(jì)的基本方法 轉(zhuǎn)變測(cè)試思想將輸入信號(hào)的枚舉與排列的測(cè)試方法轉(zhuǎn)變?yōu)閷?duì)電路內(nèi)部各個(gè)節(jié)點(diǎn)的測(cè)試，即直接對(duì)電路硬件組成單元進(jìn)行測(cè)試。 分塊測(cè)試，降低測(cè)試的復(fù)雜性。 采用附加電路使測(cè)試生成容易，改進(jìn)電路的可控制性和可觀察性，覆蓋全部的硬件節(jié)點(diǎn)。 加自測(cè)電路，使測(cè)試具有智能化和自動(dòng)化。,可測(cè)試性的改善設(shè)計(jì) 增加電路的測(cè)試點(diǎn)，斷開長(zhǎng)的邏輯鏈，使測(cè)試生成過程簡(jiǎn)化。 提高時(shí)序邏輯單元初始狀態(tài)預(yù)置能力，這可簡(jiǎn)化測(cè)試過程，不需要尋求同步序列和引導(dǎo)序列。 對(duì)不可測(cè)節(jié)點(diǎn)增加觀測(cè)點(diǎn)，使其成為可測(cè)節(jié)點(diǎn)。 插入禁止邏輯單元，斷開反饋鏈，將時(shí)序邏輯單元變?yōu)榻M合邏輯電