verilog實驗--實驗二：組合邏輯電路設(shè)計

實驗二：組合邏輯電路設(shè)計一、 實驗?zāi)康模簩W(xué)習(xí)組合邏輯電路，學(xué)習(xí)譯碼器的功能與定義，學(xué)習(xí)Verilog語言。二、 實驗內(nèi)容：編寫3-8譯碼器的Verilog 代碼并仿真，編譯下載驗證。三、 實驗環(huán)境PC 機（Pentium100 以上）、Altera Quartus II 6.0 CPLD/FPGA 集成開發(fā)環(huán)境、AR1000核心板、SOPC-MBoard板、ByteBlaster II 下載電纜。四、 實驗原理 譯碼是編碼的逆過程，它的功能是將特定含義的二進(jìn)制碼進(jìn)行辨別，并轉(zhuǎn)換成控制信號，具有譯碼功能的邏輯電路成為譯碼器。 譯碼器可分為兩種類型，一種是將一系列代碼轉(zhuǎn)換成與之一一對應(yīng)得有效信號。這種譯碼器可以稱為唯一地址譯碼器，它常用于計算機中對存儲器單元地址的譯碼，即將每一個地址代碼換成一個有效信號，從而選中對應(yīng)的單元。另一種是將一種代碼轉(zhuǎn)換成另一種代碼，所以也稱為代碼變換器。 五、實驗過程1.代碼2.編譯成功3.波形simulation4仿真波形圖實驗三：時序邏輯電路設(shè)計（一）一、 實驗?zāi)康模簩W(xué)習(xí)時序邏輯電路，學(xué)習(xí)計數(shù)器的原理，學(xué)習(xí)Verilog。二、 實驗內(nèi)容：編寫一個帶預(yù)置輸入，清零輸入，可加/可減計數(shù)器的Verilog 代碼并仿真。三、 實驗環(huán)境PC 機（Pentium100 以上）、Altera Quartus II 6.0 CPLD/FPGA 集成開發(fā)環(huán)境。四、 實驗原理 計數(shù)器是數(shù)字系統(tǒng)中用的較多的基本邏輯器件。它不僅能記錄輸入時鐘脈沖的個數(shù)，還可以實現(xiàn)分頻、定時等功能。 計數(shù)器的種類很多。按脈沖方式可以分為同步計數(shù)器和異步計數(shù)器；按進(jìn)制可以分為二進(jìn)制計數(shù)器和非二進(jìn)制計數(shù)器；按計數(shù)過程數(shù)字的增減，可分為加計數(shù)器、減計數(shù)器和可逆計數(shù)器。 本實驗就是設(shè)計一個4位二進(jìn)制加減法計數(shù)器，該計數(shù)器可以通過一個控制信號決定計數(shù)器時加計數(shù)還是減計數(shù)，另外，該寄存器還有一個清零輸入，低電平有效。還有一個load裝載數(shù)據(jù)的信號輸入，用于預(yù)置數(shù)據(jù)；還有一個C的輸出，用于計數(shù)器的級聯(lián)。其功能表如表3-1所示;管腳定義如圖3-1所示。RCLKloadup_down狀態(tài)Lxxx置零HxLx置數(shù)HH0減法HH1加法表3-1 4位二進(jìn)制加減法計數(shù)器功能表五，實驗過程1，代碼module counter4(load,clk,c,DOUT,clr,up_down,DIN);input load;input clk;wire load;input clr;input up_down;wire up_down;input3:0DIN;wire3:0DIN;output c;reg c;output3:0DOUT;wire3:0DOUT;reg3:0data_r;assign DOUT=data_r;always(posedge clk or posedge clr or posedge load)beginif(clr)data_r=0;else if(load)data_r=DIN;else begin if(up_down)beginif(data_r=4b1111)begindata_r=4b0000;c=1;endelse begindata_r=data_r+1;c=0;endendelsebeginif(data_r=4b0000)begindata_r=4b1111;c=1;endelse begindata_r=data_r-1;c=0;endendendendendmodule編譯通過仿真波形圖實驗五：通用移位寄存器的設(shè)計一、 實驗?zāi)康模簩W(xué)習(xí)時序邏輯電路，學(xué)習(xí)寄存器的原理，學(xué)習(xí)Verilog語言。二、 實驗內(nèi)容：編寫一個8位的模式可控的移位寄存器的Verilog 代碼并編譯，仿真。三、 實驗環(huán)境PC 機（Pentium100 以上）、Altera Quartus II 6.0 CPLD/FPGA 集成開發(fā)環(huán)境。四、 實驗原理本實驗就是設(shè)計一個模式可控的移位寄存器，該寄存器可以對8位信號通過MD輸入端控制移位輸出的模式，其功能表如表5-1所示。CLKMD狀態(tài)001帶進(jìn)位循環(huán)左移010帶進(jìn)位循環(huán)右移011自循環(huán)左移100自循環(huán)右移101加載待移數(shù)據(jù)其他保持表5-1 模式可控移位寄存器功能表五、 實驗步驟1、 按照模式可控的移位寄存器的功能表編寫Verilog代碼。module yinwei(clk,data_in,data_out,C0,MD,CN);input clk,C0; /時鐘和進(jìn)位輸入input 7:0 data_in;/待加載移位的數(shù)據(jù)input 2:0 MD; /移位模式控制output 7:0data_out;/移位數(shù)據(jù)輸出output CN;/進(jìn)位輸出reg7:0 REG;reg CY;always(posedge clk)begin case(MD) 3b001:begin REG0=C0;REG7:1=REG6:0;CY=REG7;end/帶進(jìn)位循環(huán)左移 3b010:begin REG7=C0;REG6:0=REG7:1;CY=REG0;end/帶進(jìn)位循環(huán)右移 3b011:begin REG0=REG7;REG7:1=REG6:0;end/自循環(huán)左移 3b100:begin REG7=REG0;REG6:0=REG7:1;end/自循環(huán)右移 3b101:begin REG=data_in;end/加載待移數(shù)據(jù) default:begin REG=REG;CY=CY;end/保持 endcase endassign data_out=REG;/移位后輸出assign CN=CY;/移位后輸出endmodule2、進(jìn)行編譯仿真，給出電路的時序邏輯波形。實驗六：多層次設(shè)計一、 實驗?zāi)康模簩W(xué)習(xí)加法器的功能與定義，學(xué)習(xí)Verilog語言，學(xué)習(xí)用圖形方法設(shè)計多層次結(jié)構(gòu)的Verilog設(shè)計。二、 實驗內(nèi)容：編寫一個半減器和一個或門的Verilog代碼，用圖形的方法建立一個全加器并編譯，仿真。三、 實驗環(huán)境PC 機（Pentium100 以上）、Altera Quartus II 6.0 CPLD/FPGA 集成開發(fā)環(huán)境。四、 實驗原理算術(shù)運算式數(shù)值系統(tǒng)的基本功能，更是計算機中不可缺少的組成單元。 1、半加器 半加法和全加法是算術(shù)運算電路中的基本單元，它們是完成1位二進(jìn)制相加的一種組合邏輯電路。一位加法器的真值表見下表；由表6-1中可以看見，這種加法沒有考慮低位來的進(jìn)位，所以稱為半加。半加器就是實現(xiàn)下表中邏輯關(guān)系的電路。 被加數(shù)A加數(shù)B和數(shù)S進(jìn)位C0000011010101101表6-1 一位半加器真值表2、全加器 全加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號。根據(jù)它的功能，全加器可由半加器和或門組成，其結(jié)構(gòu)圖如圖6-1所示。圖6-1 全加器結(jié)構(gòu)五、 實驗步驟1、先建立一個工程，工程名為f_adder.v，在工程中建立兩個Verilog文件，文件名分別是h_adder.v和or_2a.v。h_adder.v按半加器真值表進(jìn)行編寫，or_2a.v完成了或門的功能。2、分別為h_adder.v和or_2a.v兩個文件設(shè)置成可調(diào)用的元件，選擇File | Creat/_update | Creat Symbol Files for Current File，3、為工程建立頂層文件，選擇File | New,新建文件，在對話框里選擇Block Diagram/Schematic File，建立圖形文件。4、在圖形文件里，雙擊鼠標(biāo)左鍵，出現(xiàn)Symbol對話框。選擇Libraries | Project|h_adder添加h_adder元件。5、用相同的方法添加or2a元件6、在圖形文件里，雙擊鼠標(biāo)左鍵，出現(xiàn)Symbol對話框。選擇Libraries | d:/altera/quartus60/libraries/ | primirives | pin | input 添加輸入引腳。7、用相同的方法添加需要的輸出引腳。8、按圖6-1連接好個元件和引腳，然后分別在input和output引腳的PIN NAME上雙擊使其變?yōu)楹谏磮D6-1修改引腳名。9、將此文件保存為與工程頂層文件名相同的名字f_adder.bdf做為此工程的頂層文件，并對此文件進(jìn)行編譯。10、編譯好后進(jìn)行仿真，給出仿真波形，分析是否滿足全加器的邏輯。六、實驗過程 1、代碼 （1）半加器module h_adder(A,B,SO,CO); input A,B; output SO,CO; assign SO=AB; assign CO=A&B;endmodule（2）或門module or2a(a,b,c); input a,b; output c; assign c=a|b;endmodule2、圖形文件3、編譯通過4、仿真波形實驗十：序列檢測器的設(shè)計一、 實驗?zāi)康模毫私庑蛄袡z測器的工作原理，掌握Verilog語言狀態(tài)機的設(shè)計方法。二、 實驗內(nèi)容：用Verilog語言設(shè)計一個序列檢測器，要求當(dāng)檢測器連續(xù)收到一組串行碼（1110010）后，輸出為1，其他情況輸出為0，請通過QuartusII軟件對其進(jìn)行仿真。三、 實驗環(huán)境PC 機（Pentium100 以上）、Altera Quartus II 6.0 CPLD/FPGA 集成開發(fā)環(huán)境。四、 實驗原理序列檢測器可用于檢測一組或多組由二進(jìn)制碼組成的脈沖序列信號，當(dāng)序列檢測器連續(xù)收到一組串行二進(jìn)制碼后，如果這組碼與檢測器中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出0。由于這種檢測的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測器必須記住前一次的正確碼及正確序列，直到在連續(xù)的檢測中所收到的每一位碼都與預(yù)置數(shù)的對應(yīng)碼相同。在檢測過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢測。五、 實驗步驟1、首先打開Quartus II軟件，新建一個工程，并新建一個Verilog HDL File。2、按照自己的想法，編寫Verilog程序。3、對自己編寫的Verilog程序進(jìn)行編譯并仿真。 六、實驗過程1、代碼module SCHK(input CLK,DIN,RST,output SOUT);parameter s0=40,s1=41,s2=42,s3=43, s4=44,s5=45,s6=46,s7=47;reg7:0ST,NST;always(posedge CLK or posedge RST) if(RST) ST=s0;else ST=NST;always(ST or DIN) begin/1110010串行輸入，高位在前 case(ST) s0:if(DIN=1b1) NST=s1;else NST=s0;s1:if(DIN=1b1) NST=s2;else NST=s0;s2:if(DIN=1b1) NST=s3;else NST=s0;