數(shù)字集成電路實驗指導書.doc

數(shù)字集成電路實驗指導書何愛香 信息與電子工程學院2013年1月目 錄實驗1譯碼器 3 實驗2組合邏輯電路實驗3半加器實驗4全加器實驗5三進制計數(shù)器11實驗6 555多諧振蕩器13實驗7電壓比較器15實驗8 Pspice最壞情況分析 16實驗1 譯碼器一、 實驗目的1 理解譯碼器邏輯功能。2 掌握譯碼器電路設計方法。二、 實驗內容譯碼器74155的芯片如下圖所示，邏輯函數(shù)式：表1.譯碼器74155真值表使能控制輸入輸出1CB A1Y0 1Y1 1Y2 1Y31XX X1 1 1 1010 00 1 1 1010 11 0 1 1011 01 1 0 1011 11 1 1 0X0X X1 1 1 1三、 實驗步驟（1） 在pspice中，啟動Place/Part命令，出現(xiàn)下圖所示的選擇框，輸入74155，點擊OK。（2）控制端1C設置為高電平，使能端設置為低電平。在pspice中，高低電平要用專門的符號來設置，啟動Place/Ground命令，出現(xiàn)下圖所示的選擇框，在SOURE庫中取“$D_HI”符號，即為接入高電平，取“$D_LO”符號，接到電路的輸入端，即為接入低電平。（2） 設置輸入信號AB啟動Place/Part命令，出現(xiàn)下圖所示的選擇框，輸入DigClock。通過設置時鐘信號源參數(shù)調整方波的周期可占空比。設置輸入信號A的ONTIME和OFFTIME為0.5ms。設置輸入信號B的ONTIME和OFFTIME為1ms時鐘信號源有5個周期參數(shù)要設置：在一個周期內，低電平狀態(tài)的持續(xù)時間:在一個周期內，低電平狀態(tài)的持續(xù)時間。ONTIME: 在一個周期內，高電平狀態(tài)的持續(xù)時間OFFTIME: 在一個周期內，低電平狀態(tài)的持續(xù)時間DELAY:延時STARTVAL:時鐘信號的初值，在時間延時范圍內，信號值由初值決定。OPPVAL:時鐘高電平狀態(tài)在設置時鐘信號時，一般只需要設置OFFTIME和ONTIME方法：雙擊ONTIME出現(xiàn)下圖對話框，設置為0.5ms.同理，設置OFFTIME為0.5ms。（3）啟動Pspice仿真，查看Y0到Y3的結果四、實驗報告1畫出實驗電路圖，整理實驗數(shù)據(jù)填入邏輯狀態(tài)表中。2交仿真報告（包括仿真電路、設計過程、仿真結果、數(shù)據(jù)分析）。實驗2 組合邏輯電路一、實驗目的1 理解組合邏輯電路邏輯功能。2 掌握組合邏輯電路設計方法。二、實驗原理組合邏輯電路簡稱組合電路，組合電路的特點是任意時刻電路輸出的邏輯狀態(tài)僅僅由此刻電路的輸入狀態(tài)決定，而與電路過去的狀態(tài)無關。組合邏輯電路在電路結構上完全由邏輯門構成，并且沒有輸出對輸入的反饋和存儲電路。組合邏輯電路的輸入、輸出信號可能有一個或多個，可以用下圖所示的框圖形式表示。 圖中，表示輸入信號，表示輸出信號。根據(jù)組合電路的特性，輸出信號與輸入信號之間的關系可以表示成如下的輸出函數(shù)： 由于實際的門電路具有延時特性，所以要求組合電路的所有輸入信號，在它們到達輸出之前，必須保持不變。組合電路的輸入信號可以是原變量也可以是反變量，要依具體電路和題目而定。三、實驗內容及步驟（1）已知組合邏輯電路圖如下所示，選用與門7408 、非門7404或門7432連接電路，測試輸入、輸出端的邏輯狀態(tài)，填入表1 中。ABCY表1真值表輸入輸出ABCY四、實驗步驟（1）在pspice中繪制原理圖（2）添加輸入信號源，分別設置3個激勵源的周期為0.5us,1us和2us,占空比為1的方波信號，（3）模擬仿真，并用Probe模塊來觀察各個節(jié)點數(shù)字信號隨時間的變化規(guī)律，填寫表1。五、實驗報告1畫出實驗電路圖，整理實驗數(shù)據(jù)填入邏輯狀態(tài)表中。交仿真報告（包括仿真電路、設計過程、仿真結果、數(shù)據(jù)分析）。實驗3 半加器一、實驗目的1 理解半加器、全加器的邏輯功能。2 掌握半加器和全加器的設計方法。二、實驗原理如果不考慮來自低位的進位，將兩個一位二進制數(shù)進行相加得到和及進位的電路稱為半加器。其中A、B是兩個加數(shù)，S是和，C是進位。 由功能表可以得到如下邏輯表達式： 三、實驗內容及步驟分別選用與非門74LS00 以及與非門74LS00 結合異或門74LS86 兩種方法設計半加器電路，連接電路，測試輸入、輸出端的邏輯狀態(tài)，填入下表中。五、實驗報告1畫出實驗電路圖，整理實驗數(shù)據(jù)填入邏輯狀態(tài)表中。2半加器的設計，要求列出真值表，寫出邏輯表達式，畫出邏輯圖，并將驗證結果填入表中。3交仿真報告（包括仿真電路、設計過程、仿真結果、數(shù)據(jù)分析）。實驗4 全加器一、實驗目的1 理解全加器的邏輯功能。2 掌握全加器的設計方法。二、實驗原理能將兩個一位二進制數(shù)相加并考慮低位來的進位和向高位進位的邏輯電路稱為全加器。全加器功能如表所示，表中CI為低位來的進位，A、B是兩個加數(shù)，S是本位全加和，CO是向高位的進位。表 全加器功能表輸 入輸 出CI A BS CO0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1從功能表可得到如下表達式： 化簡后： 三、實驗內容及步驟選用異或門74LS86 和與非門74LS00 設計一個全加器，連接電路，測試輸入、輸出端的邏輯狀態(tài)，填入下表中。五、實驗報告1畫出實驗電路圖，整理實驗數(shù)據(jù)填入邏輯狀態(tài)表中。2全加器的設計，要求列出真值表，寫出邏輯表達式，畫出邏輯圖，并將驗證結果填入表中。3交仿真報告（包括仿真電路、設計過程、仿真結果、數(shù)據(jù)分析）。實驗5 三進制計數(shù)器一、實驗目的1 理解計數(shù)器的邏輯功能。2 掌握計數(shù)器的設計方法。二、實驗原理根據(jù)給定時序電路邏輯功能的要求，設計出實現(xiàn)該功能的邏輯電路圖，并力求最簡。對時序邏輯電路的設計，目前還沒有一套完全成熟的方法，需要不斷積累經驗，逐步完善。同步時序邏輯電路的設計過程與分析過程相反，一般可按如下步驟進行：從實際問題著手，建立狀態(tài)圖和狀態(tài)表:由給定的實際問題確定輸入變量、輸出變量及狀態(tài)，并分析輸入、輸出變量和狀態(tài)之間的關系。在分析的基礎上，畫出狀態(tài)圖或列出原狀態(tài)表。 狀態(tài)化簡： 為了保證邏輯功能的正確性，由實際問題構造的狀態(tài)圖或狀態(tài)表沒有嚴格要求狀態(tài)數(shù)最少，一般會產生多余的狀態(tài)。狀態(tài)數(shù)直接決定著電路的造價和復雜程度，因此需要進行狀態(tài)化簡。 狀態(tài)化簡的核心是識別等價狀態(tài)。若兩個狀態(tài)在相同的輸入下有相同的輸出和次態(tài)，則這兩個狀態(tài)是等價狀態(tài)。狀態(tài)化簡就是將等價狀態(tài)合并，使狀態(tài)數(shù)最少。 決定使用觸發(fā)器的數(shù)目、類型和狀態(tài)編碼： 首先確定觸發(fā)器數(shù)目，觸發(fā)器數(shù)目n與狀態(tài)數(shù)M之間有如下關系： 其次確定觸發(fā)器輸出的二進制編碼與狀態(tài)之間的對應關系，這種關系稱為狀態(tài)編碼。因為n個觸發(fā)器的輸出編碼有2n種，狀態(tài)有M2n種，所以觸發(fā)器輸出編碼與狀態(tài)之間的對應關系不是唯一的。 最后根據(jù)電路中觸發(fā)器種類最少和市場供貨情況確定觸發(fā)器類型。 由狀態(tài)表求出電路的狀態(tài)方程、驅動方程和輸出方程： 從具有狀態(tài)編碼的狀態(tài)表中分離出次態(tài)卡諾圖和輸出卡諾圖，再由次態(tài)卡諾圖依據(jù)觸發(fā)器特性方程得到驅動方程。由輸出卡諾圖得到輸出方程，或依據(jù)觸發(fā)器驅動表直接由狀態(tài)表分離出驅動卡諾圖，得到驅動方程。檢查能否自啟動：畫出滿足邏輯功能要求的邏輯圖。三、實驗內容及步驟選用兩片JK觸發(fā)器7473設計一個三進制計數(shù)器。（1）在pspice中，啟動Place/Part命令，輸入7473，選取兩片JK觸發(fā)器7473，并連線畫出原理圖。（2）啟動Place/Part命令，出現(xiàn)下圖所示的選擇框，輸入DigClock。通過設置時鐘信號源參數(shù)調整方波的周期可占空比。設置輸入信號A的ONTIME和OFFTIME為0.5ms。（3）啟動Place/Ground命令，在SOURE庫中取“$D_HI”符號，即為接入高電平。（4）啟動Pspice仿真，查看d0,d1的輸出結果。四、實驗報告1畫出實驗電路圖，整理實驗數(shù)據(jù)。交仿真報告（包括仿真電路、設計過程、仿真結果、數(shù)據(jù)分析）。實驗6 555多諧振蕩器一、實驗目的1 理解555多諧振蕩器的邏輯功能。2 掌握555多諧振蕩器的設計方法。二、實驗原理多諧振蕩器是能產生矩形脈沖波的自激振蕩器。由于矩形波中除基波外，包含許多高次諧波，因此這類振蕩器被稱為多諧振蕩器。多諧振蕩器一旦振蕩起來，電路沒有穩(wěn)態(tài)，只有兩個暫穩(wěn)態(tài)進行交替變化，輸出矩形波脈沖信號，因此它又被稱作無穩(wěn)態(tài)電路。用555定時器能方便地構成多諧振蕩器，如圖所示。RA、RB和C是外接定時元件，定時器的高電平觸發(fā)端(6腳)和低電平觸發(fā)端(2腳)并聯(lián)在一起接電容C與電阻RB的連接點上，放電三極管的集電極(7腳)連接到電阻RA和RB的連接點上。圖 由555定時器構成的多諧振蕩器三、實驗內容及步驟（1）在pspice中，啟動Place/Part命令，單擊AddLibrary，添加anl_misc.olb庫，輸入555B，選出555定時器，并按照下圖連接電路。（2）進行瞬態(tài)分析（3）對電路進行仿真，并觀測輸入端d,c和輸出o點的電壓波形。并分析原理過程。（4）計算充電和放電的理論值，并與仿真結果值進行比較分析。四、實驗報告1畫出實驗電路圖，整理實驗數(shù)據(jù)。交仿真報告（包括仿真電路、設計過程、仿真結果、數(shù)據(jù)分析）。實驗七 電壓比較器一、實驗目的1 理解電壓比較器的邏輯功能。2 掌握555多諧振蕩器的設計方法。二、實驗原理電壓比較器可以看作是放大倍數(shù)接近“無窮大”的運算放大器。電壓比較器的功能：比較兩個電壓的大小(用輸出電壓的高或低電平，表示兩個輸入電壓的大小關系)： 當“+”輸入端電壓高于“”輸入端時，電壓比較器輸出為高電平； 當“+”輸入端電壓低于“”輸入端時，電壓比較器輸出為低電平；可工作在線性工作區(qū)和非線性工作區(qū)。工作在線性工作區(qū)時特點是虛短，虛斷；工作在非線性工作區(qū)時特點是跳變，虛斷；由于比較器的輸出只有低電平和高電平兩種狀態(tài)，所以其中的集成運放常工作在非線性區(qū)。從電路結構上看，運放常處于開環(huán)狀態(tài)，又是為了使比較器輸出狀態(tài)的轉換更加快速，以提高響應速度，一般在電路中接入正反饋。 三、實驗內容及步驟（1）在pspice中，啟動Place/Part命令，單擊AddLibrary，添加opamp.olb庫，輸入uA741，選出電壓比較器，并按照下圖連接電路。（3） 設置比較器輸入端2的電壓信號源為幅度為4v，頻率1kHz的正弦波信號。輸入端3的參考電壓輸入端3為0v。（4） 進行瞬態(tài)分析，仿真時間設為5ms（5） 電路仿真，并觀測輸入正弦波電壓i、參考電壓j和輸出電壓o的波形，并分析原因。（6） 將參考電壓改為3v，再次進行仿真，觀察輸出I,j和輸入o的波形，并分析原因。四、實驗報告1畫出實驗電路圖，整理實驗數(shù)據(jù)。交仿真報告（包括仿真電路、設計過程、仿真結果、數(shù)據(jù)分析）。實驗八 Pspice最壞情況分析一、實驗目的1 理解數(shù)字元器件的延遲現(xiàn)象。2 掌握數(shù)字電路Pspice最壞情況分析方法。二、實驗原理數(shù)字器件都是有延遲的，相同的器件延遲不確定。Pspice A/D分析數(shù)字電路時，將數(shù)字信號分為5種狀態(tài)，即0、1、R、F和X，其中R和分別表示上升沿和下降沿。任何一個或翻轉都看作是模糊部分。時序模糊在數(shù)字元器件之間是可以傳遞的，在每種基本元器