復(fù)雜的可編程邏輯器件(CPLD)

1、4,、,復(fù)雜的可編程邏輯器件（,CPLD,）,隨著集成工藝的發(fā)展，,PLD,的集成規(guī)模已經(jīng)有了,很大的改變。,CPLD,就是一種集成度遠遠高于,PAL,和,GAL,的電路。,CPLD,有兩大類：,基本結(jié)構(gòu)的,CPLD,-,仍然保持,GAL,的特點，與陣,列加宏單元結(jié)構(gòu)。主要是規(guī)模擴大，其次在相鄰乘積,項的利用、觸發(fā)器結(jié)構(gòu)方面也有所改進。,分區(qū)陣列結(jié)構(gòu)的,CPLD,-,將整個器件劃分為若干,個區(qū)域，每個區(qū)域相當于一個,GAL,，通過全局互連總,線將各個區(qū)域連接起來。,下面介紹一下分區(qū)陣列結(jié)構(gòu)的幾種形式。,分區(qū)陣列結(jié)構(gòu)有以下幾種形式：,?,通用互連陣列,UIM,結(jié)構(gòu),?,多陣列矩陣,MAX,結(jié)構(gòu),

2、?,靈活邏輯單元陣列,FLEX,結(jié)構(gòu),?,其他結(jié)構(gòu)形式,CPLD,舉例,（以,FLEX,結(jié)構(gòu)的,EPF10K20,為例）,LE,邏輯單元,-,最小的邏輯單位,邏輯陣列塊,LAB,由,8,個,LE,及控制、互連、級聯(lián)進位信號組成。,嵌入陣列塊,EAB,由輸入輸出端帶有寄存器的,RAM / ROM,組成。,CPLD,的主要特點：,?,可重復(fù)編程、擦除或配置數(shù)據(jù)。,?,采用多種存儲器類型,EPROM,、,E,2,PROM,、,FLASH,和,SRAM,等，高（密度、速度、可靠性），低功耗。,?,內(nèi)部時間延遲固定、可預(yù)測，易消除冒險競爭。,?,有多級加密位，具有較好的保密性。,5,、現(xiàn)場可編程門陣列,

3、FPGA,FPGA,是另一種高密度,PLD,芯片。它由三個可編程,模塊組成，編程的結(jié)果存放在一個,SRAM,中，所以需要,上電時下載編程數(shù)據(jù)。,FPGA,三個模塊之間的關(guān)系如下：,下面簡單介紹,FPGA,的三種模塊,可配置邏輯模塊,CLB,可編程,I/O,模塊,（,IOB,）,可編程內(nèi)部互連資源（,ICR,）,FPGA,的特點：,?,采用,SRAM,編程技術(shù)，高（密度、速度、可靠性），,低功耗。但每次上電后要重新寫入編程。,?,結(jié)構(gòu)靈活，,CLB,、,IOB,和,ICR,均可編程，便于實現(xiàn),各種組合和時序邏輯電路。,?,不同延時的內(nèi)部連線混合使用，使傳輸延時不可,預(yù)測。,FPGA,和,CPLD

4、,的設(shè)計編程都有相應(yīng)的軟件平臺，可,以方便地完成以下幾個功能：,?,?,?,?,?,?,設(shè)計輸入,前仿真,編譯,優(yōu)化,布局布線,后仿真,用邏輯圖或硬件描述語言,布局布線前，先驗證電路功能是否有效。,將高層行為設(shè)計轉(zhuǎn)為底層網(wǎng)表數(shù)據(jù)。,簡化電路規(guī)模。,針對,FPGA,或,CPLD,作出具體規(guī)劃設(shè)計。,根據(jù)實際布局布線的,RC,參數(shù)再次驗證電路,功能、時序。,對芯片進行實際連線。,?,編程,附加說明：,VHDL,硬件描述語言,硬件描述語言（,HDL=Hardware Description,Language ),是一種用來描述硬件電路功能的規(guī)范性語言。,它和編寫計算機程序所用的高級語言十分相似。有源文,件，可編譯成編程數(shù)據(jù)，有庫資源可供利用。,用,HDL,設(shè)計邏輯電路已成為一種嶄新的硬件電路設(shè),計方法。,硬件描述語言有多種形式，互不兼容。由美國國防,部設(shè)計的,VHDL,語言是最具代表性的，已成為一種標準,的硬件描述語言。,用,VHDL,設(shè)計硬件電路有許多優(yōu)點，如比原理圖容,易閱讀、表達形式簡單、易于修改、易于保存，便于借,用已有設(shè)計（庫調(diào)用），,等等。,學(xué)習(xí),VHDL,語言的語法格式、規(guī)則有專門的課程，也,可以自己看書學(xué)習(xí)。希望同學(xué)們有時間關(guān)心一下有關(guān)這方,