彩燈控制器 EDA

1、課程設(shè)計(jì)EDA技術(shù)與VHDL語(yǔ)言課程設(shè)計(jì)報(bào)告題 目： 多路彩燈控制器 班 級(jí)： 電信10-2班 姓 名： 李利旺 學(xué) 號(hào)： 指導(dǎo)教師： 徐維 成 績(jī)： 電子與信息工程學(xué)院信息與通信工程系目錄1 設(shè)計(jì)任務(wù)與要求22 設(shè)計(jì)過(guò)程22.1 組成框圖22.2 設(shè)計(jì)原理23 主要的VHDL源程序33.1 時(shí)序控制電路的VHDL源程序33.2 顯示控制電路的VHDL源程序43.3 整個(gè)電路系統(tǒng)的VHDL源程序64 分析與總結(jié)75 心得體會(huì)8多路彩燈控制器摘要：在電子電路設(shè)計(jì)領(lǐng)域中，電子設(shè)計(jì)自動(dòng)化(EDA)工具已成為主要的設(shè)計(jì)手段。它的發(fā)展給電子系統(tǒng)的設(shè)計(jì)帶來(lái)了革命性的變化，EDA軟件設(shè)計(jì)工具，硬件描述語(yǔ)言，

2、可編程邏輯器件（PLD）使得EDA技術(shù)的應(yīng)用走向普及。本次設(shè)計(jì)是十六路彩燈控制器,現(xiàn)代生活中,彩燈已經(jīng)成為必不可少的景觀(guān),本次設(shè)計(jì)本著與實(shí)際生活密切聯(lián)系的原則,論述了使用VHDL設(shè)計(jì)十六路彩燈控制器的過(guò)程。VHDL為設(shè)計(jì)提供了更大的靈活性，使程序具有更高的通用性。同時(shí)也提高了設(shè)計(jì)的靈活性、可靠性和可擴(kuò)展性,為大學(xué)生更好地認(rèn)識(shí)社會(huì)提供了很好的機(jī)會(huì)。關(guān)鍵字：電子設(shè)計(jì)自動(dòng)化(EDA) VHDL 彩燈控制器1 設(shè)計(jì)任務(wù)與要求（1）要有六種不同的彩燈花型。（2）多路花型可以自動(dòng)變換循環(huán)往復(fù)。（3）彩燈變幻的快慢接拍可以選擇。（4）可進(jìn)行復(fù)位。2 設(shè)計(jì)過(guò)程2.1 組成框圖劃分系統(tǒng)模塊，規(guī)定每一個(gè)模塊的功能

3、以及各模塊之間的接口，最終分為三大模塊：16路花樣彩燈顯示器、時(shí)序控制器、整個(gè)電路系統(tǒng)，從而達(dá)到控制彩燈閃爍速度的快慢和花型的的變換，如圖2.1所示。圖2.1 彩燈控制器組成框圖Fig. 2.1 lantern controller block diagram2.2 設(shè)計(jì)原理時(shí)序控制電路SXKZ根據(jù)輸入信號(hào)CKL_IN，CLR，CHOSE_KEY產(chǎn)生符合一定要求的、供顯示控制電路XSKZ使用的控制時(shí)鐘信號(hào)，而顯示控制電路XSKZ則根據(jù)時(shí)序控制電路SXKZ輸入的控制時(shí)鐘信號(hào)，輸出6種花形循環(huán)變化的、控制16路彩燈工作的控制信號(hào)，這些控制信號(hào)加上驅(qū)動(dòng)電路一起控制彩燈工作。根據(jù)系統(tǒng)設(shè)計(jì)要求可知，整個(gè)

4、系統(tǒng)共有三個(gè)輸入信號(hào)：控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號(hào)CLK_IN，系統(tǒng)清零信號(hào)CLR，彩燈節(jié)奏快慢選擇開(kāi)關(guān)CHOSE_KEY；共有16個(gè)輸出信號(hào)LED15.0，分別用于控制十六路彩燈。據(jù)此，我們可將整個(gè)彩燈控制器CDKZQ分為兩大部分：時(shí)序控制電路SXKZ和顯示控制電路XSKZ，整個(gè)系統(tǒng)的組成原理圖如圖2.2所示。圖2.2 彩燈控制器組成原理圖Fig. 2.2 schematic diagram of lantern controller.3 主要的VHDL源程序3.1 時(shí)序控制電路的VHDL源程序-SXKZ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.AL

5、L;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SXKZ ISPORT(CHOSE_KEY:IN STD_LOGIC;CLK_IN:IN STD_LOGIC;CLR:IN STD_LOGIC;CLK:OUT STD_LOGIC);END ENTITY SXKZ;ARCHITECTURE BEHAV OF SXKZ ISSIGNAL CLLK:STD_LOGIC;BEGINPROCESS(CLK_IN,CLR,CHOSE_KEY)ISVARIABLE TEMP:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINIF CLR=1 THEN CLL

6、K=0;TEMP:=000;ELSIF RISING_EDGE(CLK_IN)THENIF CHOSE_KEY=1THENIF TEMP=011THENTEMP:=000;CLLK=NOT CLLK;ELSETEMP:=TEMP+1;END IF;ELSEIF TEMP=111THENTEMP:=000;CLLK=NOT CLLK;ELSETEMP:=TEMP+1;END IF;END IF;END IF;END PROCESS;CLK=CLLK;END ARCHITECTURE BEHAV;時(shí)序控制電路SXKZ的仿真圖3.1所示圖3.1時(shí)序控制電路SXKZ仿真圖Figure 3.1 timi

7、ng control circuit SXKZ simulation map3.2 顯示控制電路的VHDL源程序-XSKZ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY XSKZ ISPORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END ENTITY XSKZ;ARCHITECTURE BEHAV OF XSKZ ISTYPE STATE IS(S0,S1,S2,S3,S4,S5,S6);SIGNAL CURRENT_STATE:S

8、TATE;SIGNAL FLOWER:STD_LOGIC_VECTOR(15 DOWNTO 0);BEGINPROCESS(CLR,CLK)ISCONSTANT F1:STD_LOGIC_VECTOR(15 DOWNTO 0):=00011;CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):=11111;CONSTANT F3:STD_LOGIC_VECTOR(15 DOWNTO 0):=01010;CONSTANT F4:STD_LOGIC_VECTOR(15 DOWNTO 0):=10101;CONSTANT F5:STD_LOGIC_VECTOR(15

9、DOWNTO 0):=11011;CONSTANT F6:STD_LOGIC_VECTOR(15 DOWNTO 0):=00000;BEGINIF CLR=1 THENCURRENT_STATEFLOWER=ZZZZZZZZZZZZZZZZ;CURRENT_STATEFLOWER=F1;CURRENT_STATEFLOWER=F2;CURRENT_STATEFLOWER=F3;CURRENT_STATEFLOWER=F4;CURRENT_STATEFLOWER=F5;CURRENT_STATEFLOWER=F6;CURRENT_STATE=S1;END CASE;END IF;END PROC

10、ESS;LED=FLOWER;END ARCHITECTURE BEHAV;顯示控制電路仿真圖如圖3.2所示圖3.2 顯示控制電路XSKZ仿真圖Figure 3.1 timing control circuit SXKZ simulation map3.3 整個(gè)電路系統(tǒng)的VHDL源程序-CDKZQ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CDKZQ ISPORT(CLK_IN:IN STD_LOGIC;CLR:IN STD_LOGIC;CHOSE_KEY:IN STD_LOGIC;LED:OUT STD_LOGIC_VECTOR(1

11、5 DOWNTO 0);END ENTITY CDKZQ;ARCHITECTURE BEHAV OF CDKZQ ISCOMPONENT SXKZ ISPORT(CHOSE_KEY:IN STD_LOGIC;CLK_IN:STD_LOGIC;CLR:IN STD_LOGIC;CLK:OUT STD_LOGIC);END COMPONENT SXKZ;COMPONENT XSKZ ISPORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END COMPONENT XSKZ;SIGNAL S1:S

12、TD_LOGIC;BEGINU1:SXKZ PORT MAP(CHOSE_KEY,CLK_IN,CLR,S1);U2:XSKZ PORT MAP(S1,CLR,LED);END ARCHITECTURE BEHAV;整個(gè)電路CDKZQ系統(tǒng)的仿真圖如圖3.3所示下圖3.3 整個(gè)電路系統(tǒng)CDKZQ仿真圖Fig. 3.3 the whole circuit system CDKZQ simulation 4 分析與總結(jié)用VHDL進(jìn)行設(shè)計(jì)，首先應(yīng)該理解 ，VHDL語(yǔ)言是一種全方位硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門(mén)級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用VHDH“自頂向下”的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概

13、念，層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的。它使的我們可以從簡(jiǎn)單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。通過(guò)使用EDA編程既方便又快捷的實(shí)現(xiàn)了程序本次設(shè)計(jì)的程序已經(jīng)在硬件系統(tǒng)上得到了驗(yàn)證，實(shí)驗(yàn)表明，此設(shè)計(jì)方法能夠滿(mǎn)足多種不同花樣彩燈的變化要求。并且該方法便于擴(kuò)展不同變化模式的彩燈花樣。電子技術(shù)課程設(shè)計(jì)是配合電子技術(shù)基礎(chǔ)課程與實(shí)驗(yàn)教學(xué)的一個(gè)非常重要的教學(xué)環(huán)節(jié)。他不但能鞏固我們以所學(xué)的電子技術(shù)的理論知識(shí)，而且能提高我們的電子電路設(shè)計(jì)水平，還能加強(qiáng)我們綜合分析問(wèn)題和解決問(wèn)題的能力。進(jìn)一步培養(yǎng)我們的實(shí)驗(yàn)技能和動(dòng)手能力，啟發(fā)我們的創(chuàng)新思維。使用VHDL語(yǔ)言設(shè)計(jì)電路，思路簡(jiǎn)單,功能明了。使用Max+Pl

14、us設(shè)計(jì)電路不僅可以進(jìn)行邏輯仿真，還可以進(jìn)行時(shí)序仿真，使用PLD不僅省去了電路制作的麻煩，還可以反復(fù)進(jìn)行硬件的實(shí)驗(yàn)，非常方便地修改設(shè)計(jì)，且設(shè)計(jì)的電路的保密性強(qiáng)?？傊?，采用EDA技術(shù)使得復(fù)雜的電子系統(tǒng)的設(shè)計(jì)變的簡(jiǎn)單易行，提高了設(shè)計(jì)的效率。在電子電路設(shè)計(jì)領(lǐng)域中，電子設(shè)計(jì)自動(dòng)化(EDA)工具已成為主要的設(shè)計(jì)手段，而VHDL語(yǔ)言則是EDA的關(guān)鍵技術(shù)之一，它采用自頂向下的設(shè)計(jì)方法，即從系統(tǒng)總體要求出發(fā)，自上至下地將設(shè)計(jì)任務(wù)分解為不同的功能模塊，最后將各功能模塊連接形成頂層模塊，完成系統(tǒng)硬件的整體設(shè)計(jì)。5 心得體會(huì)本次課程實(shí)習(xí)我雖然用了一個(gè)星期的時(shí)間，但每個(gè)過(guò)程我都認(rèn)真的完成，而且從中收獲很多?？梢钥偨Y(jié)為

15、以下的幾點(diǎn)：1、對(duì)EDA技術(shù)與VHDL理論知識(shí)的鞏固與提高這次課程設(shè)計(jì)主要是運(yùn)用VHDH設(shè)計(jì)的一些相關(guān)知識(shí)，在整個(gè)設(shè)計(jì)過(guò)程中，我詳細(xì)的參考了一邊所學(xué)的教材，是我對(duì)該次課程設(shè)計(jì)所用到的理論知識(shí)有更深一步的掌握，這位以后運(yùn)用EDA與VHDL語(yǔ)言設(shè)計(jì)其他東西奠定了堅(jiān)實(shí)的理論基礎(chǔ)。2、學(xué)會(huì)了理論聯(lián)系實(shí)際此次課程設(shè)計(jì)，通過(guò)老師所給的設(shè)計(jì)要求，能夠獨(dú)立運(yùn)用所學(xué)理論知識(shí)將其付諸實(shí)踐。這并不是在課堂上的單純聽(tīng)懂，這需要的是一種理論聯(lián)系實(shí)踐的能力。這次課設(shè)提高了我的動(dòng)手操作能力，這為以后的就業(yè)有非常大的好處。3、和同學(xué)的互相協(xié)作共同進(jìn)步在課設(shè)中經(jīng)常會(huì)遇到一些自己可能可能無(wú)法解決的問(wèn)題，我積極向其他同學(xué)或老師請(qǐng)教。在設(shè)計(jì)時(shí)和同學(xué)之間相互交流各自的想法，不同的人對(duì)問(wèn)題的看法總有差異，我們可以從交流中獲得更多的知識(shí)，其他人的設(shè)計(jì)一定有比你出色的地方，很好的借鑒，并在大家的商討中選擇最優(yōu)方案最終一定會(huì)得到最好的設(shè)計(jì)方法。4、其他通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，才能真正了解其原理，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過(guò)程中遇到問(wèn)題，可以說(shuō)得是困難重重，這畢竟第一次做的，難免會(huì)遇到過(guò)各種各樣的問(wèn)