(完整word版)EDA技術(shù)題庫(kù)

1、EDA技術(shù)題庫(kù) 一填空題 1. Verilog 的基本設(shè)計(jì)單元是 模塊 。它是由兩部分組成，一部分 描述接口 ；另一部分描述 邏輯功能 ，即定義輸入是如何影響輸出的。 2. 用 assign 描述的語句 我們一般稱之為 組合邏輯 ，并且它們是屬于 并行語句 ，即于語句的 書寫次序無關(guān)。而用 always 描述的語句 我們一般稱之為 組合邏輯或時(shí)序邏輯 ，并且它們是 屬于串行語句 ，即于語句的書寫有關(guān)。 3 在 case 語句中至少要有一條 default 語句。 4. 已知x=4b1001,y=4 0110,則x的4位補(bǔ)碼為4b1111,而y的4位的補(bǔ)碼為 4 b0110。 5. 兩個(gè)進(jìn)程之間

2、是 并行語句 。而在 Always 中的語句則是 順序語句 。 6. 綜合 是將高層次上描述的電子系統(tǒng)轉(zhuǎn)換為低層次上描述的電子系統(tǒng)，以便于系統(tǒng)的具體硬 件實(shí)現(xiàn) 。綜合器 是能自動(dòng)將高層次的表述（系統(tǒng)級(jí)、行為級(jí)）轉(zhuǎn)化為低層次的表述（門級(jí)、 結(jié)構(gòu)級(jí)）的計(jì)算機(jī)程序 7. 設(shè)計(jì)輸入的方式有 原理圖、硬件描述語言、狀態(tài)圖 以及 波形圖。 8. 按照仿真的電路描述級(jí)別的不同， HDL 仿真器可以完成： 系統(tǒng)級(jí)仿真 ， 行為級(jí)仿真 ， RTL 級(jí)仿真 ，門級(jí)（時(shí)序）仿真 。按照仿真是否考慮硬件延時(shí)分類，可以分為： 功能仿真 和時(shí)序 仿真。仿真器可分為基于元件（邏輯門）仿真器 和基于HDL語言的仿真器 9.

3、IP核是知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊，在EDA技術(shù)中具有十分重要的地位。半導(dǎo)體產(chǎn)業(yè)的 IP定義為用于 ASIC或FPGA中的預(yù)先設(shè)計(jì)好的電路功能模塊。IP分為軟IP、固IP和硬IP。 10. 可編程邏輯器件 PLD是一種通過用戶編程或配置實(shí)現(xiàn)所需邏輯功能的邏輯器件，也就是 說用戶可以根據(jù)自己的需求，通過EDA開發(fā)技術(shù)對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，重新設(shè) 計(jì)其邏輯功能 11. 兩種可編程邏輯結(jié)構(gòu)是 基于與 - 或陣列可編程結(jié)構(gòu)（乘積項(xiàng)邏輯可編程結(jié)構(gòu)）、基于 SRAM 查找表的可編程邏輯結(jié)構(gòu) 12. PLD按集成度分類：簡(jiǎn)單PLD復(fù)雜PLD按結(jié)構(gòu)分類：基于“與-或”陣列結(jié)構(gòu)的器件、 基于查找表結(jié)構(gòu)的

4、器件；從編程工藝上分類： 熔絲型、反熔絲型、EPROh型、EEPRO型、SRAM 型、 Flash 型 13. Verilog的端口模式有三種： 輸入端口、輸出端口、雙向端口 ，對(duì)應(yīng)的端口定義關(guān)鍵詞 分別是： input 、 output 、 inout 14. Verilog 中常用有兩種變量： 寄存器型變量（用 reg 定義）、網(wǎng)線型變量（用 wire 定義） 15. Verilog 有兩種賦值方式： 阻塞式賦值（ =）、非阻塞式賦值（ =） 16. Verilog 有四種循環(huán)語句： for 語句、 repeat 語句、 while 語句、 forever 語句 17.Verilog 的描

5、述風(fēng)格： RTL 描述 、數(shù)據(jù)流描述、行為描述、結(jié)構(gòu)描述 18. 從狀態(tài)機(jī)的信號(hào)輸出方式上分，有 Mealy 型和 Moore 型兩種狀態(tài)機(jī)；從狀態(tài)機(jī)的描述結(jié) 構(gòu)上分， 有單過程狀態(tài)機(jī)和多過程狀態(tài)機(jī) ；從狀態(tài)機(jī)表達(dá)方式上分， 有符號(hào)化狀態(tài)機(jī)和確定 狀態(tài)編碼的狀態(tài)機(jī)； 從狀態(tài)機(jī)編碼方式上分， 有順序編碼狀態(tài)機(jī)、 一位熱碼編碼狀態(tài)機(jī) 或其 他編碼方式狀態(tài)機(jī) 。 19. 四種簡(jiǎn)單邏輯器件：PROM中固定的與陣列，可編程或陣列；PLA是與陣列、或陣列都可 編程；PAL中或陣列固定，與陣列可編程；GAL是或陣列、與陣列都可編程，輸入部分增加 了輸出邏輯同單元（ OLMC） 20. CPLD的組成結(jié)構(gòu)：邏

6、輯陣列塊（由邏輯宏單元構(gòu)成）、擴(kuò)展乘積項(xiàng)（共享和并聯(lián)）、可編 程連線陣列、 I/O 控制塊 21. FPGA的組成結(jié)構(gòu)：邏輯陣列塊LAB（由多個(gè)邏輯宏單元構(gòu)成）、嵌入式存儲(chǔ)器塊、嵌入式 硬件乘法器、I/O單元和PLL等模塊。 22. 某一純組合電路輸入為ini , in2和in3 ,輸入出為out，則該電路描述中always的事件 表達(dá)式應(yīng)寫為always(in1,in2,in3);若某一時(shí)序電路由時(shí)鐘elk信號(hào)上升沿觸發(fā)，同步 高電平復(fù)位信號(hào)rst清零，該電路描述中always的事件表達(dá)是應(yīng)該寫為always (posedge elk )。 23. 在模塊中對(duì)任務(wù)進(jìn)行了定義，調(diào)用此任務(wù)，寫出

7、任務(wù)的調(diào)用mytast( f,g,m,n,p )。 task mytast; output x,y; input a,b,c; 要求：變量的傳遞關(guān)系如下 f, y g m a, nb, pc, x en dtask 24.if(a)out1=i nt1; 當(dāng) a=1執(zhí)行 out1=int1 else out1=i nt2; 當(dāng)a= 0執(zhí)行 out1=int2 25.4 b10012= 4 b0010。 26.卜面程序中語句 5、 6、 7、 11 是 并行執(zhí)行，語句9、10是 順序執(zhí)行 1 module M(- ); 2 in put 3 output 4 reg a,b ; 5 always

8、( .) 6 assig n f=c 7 always( .) 8 begin 9 a= ; 10 b= .; end 11 mux mux1(out,i nO,i n1); en dmodule 27. 用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成ASIC的設(shè)計(jì)與實(shí)現(xiàn)。 28. 可編程器件分為CPLD和FPGA 29. 隨著EDA技術(shù)的不斷完善與成熟，自頂向下的設(shè)計(jì)方法更多的被應(yīng)用于Verilog HDL 設(shè)計(jì)當(dāng)中。 30. 目前國(guó)際上較大的 PLD器件制造公司有 ALtera和Xilinx 公司。 31. 完整的條件語句將產(chǎn)生 組合電路，不完整的條件語句將產(chǎn)生時(shí)序電路。 32. 阻塞性賦值

9、符號(hào)為 _=_，非阻塞性賦值符號(hào)為=。 33. 有限狀態(tài)機(jī)分為Moore和Mealy兩種類型。 34. EDA縮寫的含義為 電子設(shè)計(jì)自動(dòng)化 (Electronic Design Automation) 35. 狀態(tài)機(jī)常用狀態(tài)編碼有二進(jìn)制、格雷碼和獨(dú)熱碼。 36. Verilog HDL中任務(wù)可以調(diào)用其他任務(wù)和函數(shù)。 37. 系統(tǒng)函數(shù)和任務(wù)函數(shù)的首字符標(biāo)志為_$_，預(yù)編譯指令首字符標(biāo)志為_#_。 38. 可編程邏輯器件的優(yōu)化過程主要是對(duì)速度和資源的處理過程。 39. 大型數(shù)字邏輯電路設(shè)計(jì)采用的IP核有軟IP、固IP和硬IP。 二. 簡(jiǎn)答題 1. 簡(jiǎn)述自頂向下的設(shè)計(jì)方法 答：從自然語言說明到 HD

10、L的系統(tǒng)行為描述；從 HDL的系統(tǒng)行為描述到 RTL描述； 從RTL描述到邏輯門級(jí)描述；從門級(jí)描述到最終可以物理布線實(shí)現(xiàn)的底層電路；（以上可 以理解成是逐步綜合的過程。 ） 后期設(shè)計(jì)還包括涉及硬件實(shí)現(xiàn)和測(cè)試。 2. 簡(jiǎn)述EDA的設(shè)計(jì)流程 答：圖形輸入a原理圖b.硬件描述語言c.狀態(tài)圖d.波形圖；HDL文本輸入；綜合； 適配；功能仿真與時(shí)序仿真；編程下載；硬件測(cè)試 3. 簡(jiǎn)述過程語句的執(zhí)行過程 答：由alwaysl導(dǎo)的過程語句結(jié)構(gòu)是 Verilog中最常用和最重要的語句結(jié)構(gòu)。任何順 序語句都必須放在過程語句結(jié)構(gòu)中。 通常要求將過程語句中所有的輸入信號(hào)都放在敏感信 號(hào)表中。 （a. 用文字 or

11、連接所有敏感信號(hào)。 b. 用逗號(hào)區(qū)分或連接所有敏感信號(hào)。 c. 省略形式， 只寫成 （*） ，或直接寫成 always * ，顯然試圖通過選擇性地列入敏感信號(hào)來改變邏輯設(shè) 計(jì)是無效的。 ） 過程語句的執(zhí)行依賴于敏感信號(hào)的變化 （發(fā)生事件） 。當(dāng)某一敏感信號(hào)發(fā)生 變化， 過程語句被啟動(dòng)， 內(nèi)部的所有順序語句被執(zhí)行一遍，然后返回過程起始端， 再次進(jìn)入 等待狀態(tài)，直到下一次某一敏感信號(hào)發(fā)生變化再次進(jìn)入“啟動(dòng) - 運(yùn)行”狀態(tài)。過程語句結(jié)構(gòu) 是一個(gè)不斷重復(fù)運(yùn)行的模塊。 一個(gè)模塊中可以包含任意個(gè)過程語句， 過程語句本身屬于并 行語句，而由過程引導(dǎo)的各類語句屬于順序語句。 4. 簡(jiǎn)述什么是元件例化 答：元件

12、例化就是引入一種連接關(guān)系，將預(yù)先設(shè)計(jì)好的元件， 與當(dāng)前設(shè)計(jì)模塊中的指定端口 相連接， 從而構(gòu)成層次化的設(shè)計(jì)方式。元件例化可以是多層次的， 一個(gè)調(diào)用了較低層次元件 的設(shè)計(jì)模塊， 也可以被更高層次的設(shè)計(jì)模塊調(diào)用， 成為高層次設(shè)計(jì)模塊中的一個(gè)元件。 被例 化的元件可以以不同的形式出現(xiàn)，可以是Verilog設(shè)計(jì)文件，可以是FPGA元件庫(kù)中的元件， 或者是以別的硬件描述語言設(shè)計(jì)的元件，還可以是 IP 核。 5. 簡(jiǎn)要說明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別 非阻塞（ non-blocking） 賦值方式 （ b= a） ： b的值被賦成新值 a的操作，并不是立刻完成的，而是在塊結(jié)束時(shí)才完成；塊內(nèi)的多條賦值

13、語句在塊結(jié)束時(shí)同時(shí)賦值；硬件有對(duì)應(yīng)的電路。阻塞（ blocking） 賦值方式 （ b = a） ： b 的 值立刻被賦成新值 a;完成該賦值語句后才能執(zhí)行下一句的操作；硬件沒有對(duì)應(yīng)的電路，因 而綜合結(jié)果未知。 阻塞賦值是在該語句結(jié)束是立即完成賦值操作； 非阻塞賦值是在整個(gè)過程塊結(jié)束是才完 成賦值操作。 6. 簡(jiǎn)述 if 語句的幾種主要結(jié)構(gòu) 答：if（條件表達(dá)式） begin 語句塊； end if（條件表達(dá)式） begin 語句塊 1； end else begin 語句塊 2； end if（條件表達(dá)式1） begin 語句塊 1； end else if（ 條件表達(dá)式 2） begin

14、語句塊 2； end else if（條件表達(dá)式 n） begin 語句塊 n； end else beg in語句塊 n+1 ； end 7. 簡(jiǎn)述Moore型和Mealy型狀態(tài)機(jī)的區(qū)別 答：Mealy型狀態(tài)機(jī)的輸出是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)，它的輸出是在輸入變化后 立即發(fā)生的，不依賴時(shí)鐘的同步。Moore型狀態(tài)機(jī)的輸出則僅為當(dāng)前狀態(tài)的函數(shù)，這類狀態(tài) 機(jī)在輸入發(fā)生變化時(shí)還必須等待時(shí)鐘的到來，時(shí)鐘狀態(tài)發(fā)生變化時(shí)才導(dǎo)致輸出的變化，所以 比Mealy機(jī)要多等待一個(gè)時(shí)鐘周期。 8. always語句和initial語句的關(guān)鍵區(qū)別是什么？能否相互嵌套？（5分） always語句是循環(huán)語句，init

15、ial只執(zhí)行一次。它們不能嵌套。 join （7分） 9. 畫出下面程序段中r（reg型）的仿真波形（6分） fork #20 r=1 bO; #10 r=1 b1; #15 r=1 b1; #25 r=1 b1; #5 r=1 b0; 10. 畫出下面程序綜合出來的電路圖。 always(posedge clk) begin q0=q2; q1= q0; q2= q1; End HA模塊描述FA模塊的Verilog程序。（7分） 11. HA模塊程序如下，寫出引用 module HA(A,B,S,C); in put A,B; output S,C; assign C,S=A+B; en d

16、module module FA(A,B,Ci,Co,S); in put A,B,Ci; output Co,S; wire Sl,C1,C2; HA a(A,B,SI,C1); HA b(SI,Ci,C2,S); assig n Co=C1|C2; en dmodule 12、寫出下面程序中變量x, y, ent , m, q的類型(5分) x為wire型 y為reg或wire型 ent為reg型 m為reg或wire型 q為reg型 Assgi n x=y; always(posegde elk) begin en t=m+1; q=q; end 13.initial和always預(yù)計(jì)的

17、關(guān)鍵區(qū)別是什么？ intial只能用在仿真中，只在0時(shí)刻開始執(zhí)行一次 always可以用在仿真中也可以用在綜合中，只要觸發(fā)條件滿足，就會(huì)重復(fù)執(zhí)行其中的語句 14. 定義如下的變量和常量： (1) 定義一個(gè)名為 eount的整數(shù)； (integer eount ) (2) 定義一個(gè)名為 ABUS的 8 位 wire 總線；(wire 7:0 ABUS) (3) 定義一個(gè)名為address的16位reg型變量，并將該變量的值賦為十進(jìn)制數(shù)128； (reg 15:0 address address = 16d128) (4) 定義參數(shù) Delay_time, 參數(shù)值為 8； (parameter D

18、elay_time = 8) (5) 定義一個(gè)名為 DELAY的時(shí)間變量；(沒講過) (6) 定義一個(gè) 32 位的寄存器 MYRE；(reg 31:0 MYREG ；) (7) 定義一個(gè)容量為 128，字長(zhǎng)為 32位的存儲(chǔ)器 MYME；(reg 31:0 MYMEM 127:0) 15. 下列標(biāo)識(shí)符哪些是合法的，哪些是錯(cuò)誤的？ Cout(y), 8sum(n), a*b(y), _data(y), wait(y), initial(n), $lateh(n) 16. 下列數(shù)字的表示是否正確？ 6d18(y), Bx0(y), 5b0 x110(y), da30(n), 10d2(y), hzF

19、(y) 17. 簡(jiǎn)述有限狀態(tài)機(jī)FSM分為哪兩類？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三 種？ 根據(jù)內(nèi)部結(jié)構(gòu)不同可分為摩爾型狀態(tài)機(jī)和米里型狀態(tài)機(jī)兩種。摩爾型狀態(tài)機(jī)的輸出只由當(dāng) 前狀態(tài)決定，而次態(tài)由輸入和現(xiàn)態(tài)共同決定；米里型狀態(tài)機(jī)的輸出由輸入和現(xiàn)態(tài)共同決定， 而次態(tài)也由輸入和現(xiàn)態(tài)決定。 狀態(tài)編碼主要有三種：連續(xù)二進(jìn)制編碼、格雷碼和獨(dú)熱碼。 18. 簡(jiǎn)述基于數(shù)字系統(tǒng)設(shè)計(jì)流程包括哪些步驟？ 包括五個(gè)步驟： 、設(shè)計(jì)輸入：將設(shè)計(jì)的結(jié)構(gòu)和功能通過原理圖或硬件描述語言進(jìn)行設(shè)計(jì)或編程，進(jìn)行 語法或邏輯檢查，通過表示輸入完成，否則反復(fù)檢查直到無任何錯(cuò)誤。 、邏輯綜合：將較高層的設(shè)計(jì)描述自動(dòng)轉(zhuǎn)化為較低層次描述

20、的過程，包括行為綜合， 邏輯綜合和版圖綜合或結(jié)構(gòu)綜合，最后生成電路邏輯網(wǎng)表的過程。 、布局布線：將綜合生成的電路網(wǎng)表映射到具體的目標(biāo)器件中，并產(chǎn)生最終可下載文 件的過程。 、仿真：就是按照邏輯功能的算法和仿真庫(kù)對(duì)設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)并排除錯(cuò)誤 的過程，包括功能仿真和時(shí)序仿真。 、編程配置：將適配后生成的編程文件裝入到PLD器件的過程，根據(jù)不同器件實(shí)現(xiàn)編 程或配置。 19. 簡(jiǎn)述 Verilog HDL 編程語言中函數(shù)與任務(wù)運(yùn)用有什么特點(diǎn)？ 20. 簡(jiǎn)述FPGA與CPLD兩種器件應(yīng)用特點(diǎn)。 CPLD與 FPGA都是通用可編程邏輯器件，均可在EDA仿真平臺(tái)上進(jìn)行數(shù)字邏輯電路設(shè) 計(jì)，它們不同體現(xiàn)

21、在以下幾方面： FPGA集成度和復(fù)雜度高于 CPLD所以FPGA可實(shí)現(xiàn)復(fù)雜邏輯電路設(shè)計(jì)， 而CPLD適合 簡(jiǎn)單和低成本的邏輯電路設(shè)計(jì)。 、FPGA內(nèi)主要由LUT和寄存器組成，傾向?qū)崿F(xiàn)復(fù)雜時(shí)序邏輯電路設(shè)計(jì)，而CPLD內(nèi) 主要由乘積項(xiàng)邏輯組成，傾向?qū)崿F(xiàn)組合邏輯電路設(shè)計(jì)。 、FPGA工藝多為SRAM flash等工藝，掉電后內(nèi)信息消失，所以該類型需外配存儲(chǔ) 器，而CPLD工藝多為EEPRO等工藝，掉電后信息不消失，所以不用外配存儲(chǔ)器。 、FPGA相對(duì)CPLD成本高，但都可以在內(nèi)都鑲嵌硬核和軟核，實(shí)現(xiàn)片上系統(tǒng)功能。 三. 選擇題 1、已知 “a =1b 1; b=3b001; ”那么a,b=( C )

22、 (A) 4b0011 (B) 3b001 (C) 4b1001 (D) 3b101 2、 在 verilog 中，下列語句哪個(gè)不是分支語句？(D ) (A) if-else (B) case (C) casez (D) repeat 4、在 verilog 語言中， a=4b1011 ，那么 2) input P,Q,R3:0; 3) input P3:0,Q3:0,R3:0; 4) input 3:0 P,3:0Q,0:3R; 5) input 3:0 P,Q,R; 1、下列標(biāo)示符哪些是合法的( B) A、$time B 、_date C、 8sum D、 mux# 2、如果線網(wǎng)類型變量說

23、明后未賦值，起缺省值是(D ) A、x B、1 C、 0 D、z 3、現(xiàn)網(wǎng)中的值被解釋為無符號(hào)數(shù)。在連續(xù)賦值語句中，assign addr3:0=-3;addr 被賦予的值 是( A) A、4 b1101 B、4b0011 C、4bxx11 D、 4 bzz11 4、reg7:0 mema255:0 正確的賦值是( A ) A、 mema5=3 d0, B、8 d0; C、1 b1; D、 mema53:0=4 d1 5、在 code 模塊中參數(shù)定義如下，請(qǐng)問 top 模塊中 d1 模塊 delay1 、 delay2 的值是 ( D) module code(x,y); module top

24、; paramee delay1=1,delay2=1; code #(1,5) d1(x1,y1); en dmodule endmodule A、(1,1) B、(5,5) C、(5,1) D、(1,5) 6、“a=4b1 1 001 ,b=4 bx1 1 0”選出正確的運(yùn)算結(jié)果 ( B )A、a #10 clk=clk;end 產(chǎn)生的波形(A) A、占空比 1/3 B、clk=1 C clk=0 D周期為10 10、 在 Verilog中定義了宏名define sum a+b+c下面宏名引用正確的是(A ) A、out= sum+d; B、out=sum+d; C、out=sum+d;

25、D、都正確 11. 下面哪個(gè)是可以用 verilog語言進(jìn)行描述，而不能用VHDL語言進(jìn)行描述的級(jí)別？( A ) (A)開關(guān)級(jí)(B)門電路級(jí)(C)體系結(jié)構(gòu)級(jí) (D)寄存器傳輸級(jí) 12. 在 verilog 中，下列語句哪個(gè)不是分支語句？( D ) (A) if-else (B) case (C) casez (D) repeat 13下列哪些 Verilog 的基本門級(jí)元件是多輸出(D) (A) nand (B) nor (C) and (D) not 14Verilog 連線類型的驅(qū)動(dòng)強(qiáng)度說明被省略時(shí)，則默認(rèn)的輸出驅(qū)動(dòng)強(qiáng)度為(B ) (A) supply (B) strong (C) pul

26、l (D) weak 1 5 .元件實(shí)例語句“ notif1 #(1:3:4,2:3:4,1:2:4) U1(out,in,ctrl); ”中截至延遲的典型值為( B ) (A) 1 (B) 2 (C) 3 (D) 4 16. 已知 “a =1b 1; b=3b001; ”那么a,b =( C) (A) 4b0011 (B) 3b001 (C) 4b1001 (D) 3b101 17. 根據(jù)調(diào)用子模塊的不同抽象級(jí)別，模塊的結(jié)構(gòu)描述可以分為(ABC ) (A)模塊級(jí)(B)門級(jí)(C)開關(guān)級(jí)(D)寄存器級(jí) 18. 在 verilog 語言中， a=4b1011 ，那么 output eve n, o

27、dd; in put7:0 bus; /奇同偶異 assig n even=Abus;/偶校驗(yàn)用異或 assig n odd=Abus;奇校驗(yàn)用同或 en dmodule 2. module m2(out,clk,reset); in put reset,clk; output out; reg out; always (n egedge clk) begin if(reset) out=0; else out=out; end icset: tlk. out: en dmodule 3. module adder_4(qout,clr,clk,load,data); output3:0 qo

28、ut; in put3:0 data; in put load,clr,clk; reg3:0 qout; always (posedge clk or n egedge load or n egedge clk) begin if(!load) qout=data; else if(!clr) qout=0; 仿真波形 r load: RrLTLTLnRrLru else qout=qout+1; end endmodule 4. 設(shè)計(jì) 9 人表決器 module voter9(pass,vote); output pass; input6:0 vote; reg2:0 sum; integ

29、er i; reg pass; always (vote) begin sum=0; for(i=0;i=8;i=i+1) /for 語句 if(votei) sum=sum+1; case(sum) 5,6,7,8,9: pass=1; default: pass=0; endcase endmodule 5. 設(shè)計(jì)一個(gè) 8 位計(jì)數(shù)器，要求異步復(fù)位，下降沿有效。 module count8(out,clk rst_); output7:0 out; input clk, rst_; reg 7:0out; always (posedge clk or negedge rst_) if(!rs

30、t_) out = 8h0; else out = out+1; endmodule 101 信號(hào)的電 5. 利用有限狀態(tài)機(jī)， 以格雷碼編譯方式設(shè)計(jì)一個(gè)從輸出信號(hào)序列中檢測(cè)出 路圖，其方塊圖、狀態(tài)圖和狀態(tài)表如圖表示。 clkQvui resei fc 目前狀態(tài)CS 下一狀態(tài)NS和輸岀Qout Din=0 Di n=1 S0=00 SO, O S1,0 S1=01 S2, 0 S1,0 S2=11 S0, 0 S1, 1 module melay(clk,D in, reset,Qout); in put clk,reset; in put Din; output Qout; reg Qout;

31、 parameter1:0 S0=2b00,S1=2b01,S2=2b11; reg1:0 CS; reg1:0 NS; always (posedge clk or posedge reset) begin if(reset=1b01) CS=S0; else CS=NS; end always (CS or Din) begin case(CS) S0:beig n if(Di n=1b0) begin NS=S0; Qout=1b0; end else begin NS=S1; Qout=1b0; end end S1:begin if(Din=1b0) begin NS=S2; Qou

32、t=1b0; end else begin NS=S1; Qout=1b0; end end S2:beign if(Din=1b0) begin NS=S0; Qout=1b0; end else begin NS=S1; Qout=1b0; end end endcase end endmodule 6. 程序注解，并說明整個(gè)程序完成的功能。 module AAA ( a ,b ); output a ； input 6:0b； reg2:0 sum; integer i; reg a ； always (b) begin sum =0; for(i =0;i=6;i=i+1) if(bi

33、) if(sum2)a =1; sum = sum+1; else a = 0; end en dmodule module AAA a ,b J; OU-tpUL 2 iityjut fi O t r*g?，仃-airtt； imen i:; rg a hIjb嚴(yán)空e I tjegui sti/n 0： 宦-乂稅塊名為aaa?描口再蕪b 7F義工為楠出端口 短燙b屮）愉岀抽口. b旳了位二逬制裁 切怕坦貝童，用于疏計(jì)霍審莊I?.尅 :itX整型斤為AS環(huán)控制志呈 宦興a向寄存器我里 過程詒白b戲咼死蚩為B Wim卞打值為0 fcwi 0;i*百;i i*l y 毎計(jì)力1的個(gè)杓 茶件語旬 su

34、m sum1. 只蕓有 人損轉(zhuǎn)成票，5M 如i ，忙皿訶習(xí) a- 1；若趙過斗人礁戍+ .剛表決通P else a - o： 若命I4UM不誦過 7. 設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)數(shù)器。端口設(shè)定如 下：輸入端口： CLK時(shí)鐘，RST:復(fù)位端，EN:時(shí)鐘使能端，LOAD置位控制端，DIN: 置位數(shù)據(jù)端；輸出端口： COUT進(jìn)位輸出端，DOUT計(jì)數(shù)輸出端。 module cn t10 (clk,rst,e n,loat,cout,dout,data); in put clk ; in put en ; in put rst ; in put load ; in put 3

35、:0 data ; output 3:0 dout ; output cout ; reg 3:0 q1 ; reg cout ; assig n dout = q1; always (posedge clk or n egedge rst) begi n if (!rst) q1 = 0; else if (en) begin if (!loat) q1 = data; else if (q19) q1 = q1+1; else q1 f control 對(duì)絆口 k dfaull: SdispJayChivalid cmilrol 斫甲1自1附)； cndrasi; dmodule case

36、(s1,s0) 2 bOO:out=iO; 2 b01:out=i1; 2 b10:out=i2; 2 b11:out=i3; 9. 標(biāo)注各語句功能，指出整個(gè)程序完成的電路功能。 /帶同步清0/同步置1(低電平有效)的D觸發(fā)器 module dff_syn(q,qn,d,clk,set,reset);/ 定義模塊為 diff_syn, 端口為 q,qn, d,clk,set,reset in put d,clk,set,reset; output reg q,qn; /定義端口 d,clk,set,reset 為輸入端 口 ,reg,q,q n 為輸出端口 always (posedge cl

37、k) / 對(duì)clk信號(hào)上升沿有效 begin if(reset) begin q=1b0;qn=1b1;end/ 同步清零，低電平有效 else if(set) begin q=1b1;q*=1b0;end /同步置位，低電平有效 else begi n q=d; qn=d; end q輸出為d, qn輸出為非d; end en dmodule / 模塊結(jié)束 10. 根據(jù)圖3給定的兩個(gè)2位全加器信號(hào)關(guān)系及實(shí)現(xiàn)的4位全加器功能部分程序，在下列部 分程序中的橫線上填入必要語句，實(shí)現(xiàn)4位全加器的完整功能。 /底層4位全加器程序 module add2(ai,bi,ci,sum,cout); in put 1:Oai,bi;i nput ci; output 1:0sum; reg 1:0sum; output cout;reg co