四位二進制加法器試驗

1、四位二進制加法器實驗、實驗?zāi)康? .學(xué)習(xí)FPGA的設(shè)計方法；2 .掌握利用Verilog HDL設(shè)計邏輯電路的能力實驗所用組件Basys2開發(fā)板（芯片為XC3S100E ,封裝為CP132 ）套。三、實驗內(nèi)容下面是4位二進制數(shù)加法器的數(shù)據(jù)流描述，由于被加數(shù)A和加數(shù)B都是4位 的，而低位來的進位Cin為位，所以運算的結(jié)果可能為5位，用Cout , Sum拼接起來表示。module adder（input 3:0 A,input 3:0 B,input Cin,output 3:0 SUM,output Cout);assign Cou匸SUM二A+B+Cin;Endmodule四、實驗步驟與要求

2、1 創(chuàng)建一個子目錄Lab2,并新建一個工程項目NeW PrqJeCt WizardCreate NeW PrOjectSPeCify PrOjeCt lOCatiOn and type.Ent r % name, lOCAtiOnSz Wd Conment for the projectN%m :I%b21LOCati on sE s coding MyPxilinx 丄 ab lab2IOWorking Directory ：E:codingMy XilinX 丄 ab Iab21 ,Description :Select lhe type Of top-level SoTIrCe for

3、the PrOjeCtTOP-leVel SOUrCe type ：HDLMOre InfoHeXtCanCel2 .建立一個Verilog HDL文件，將該文件添加到工程項目中并編譯整個項目，查看該電路所占用的邏輯單元(Logic Elements , LE)的數(shù)量3 對設(shè)計項目進行時序仿真，記錄仿真波形圖測試代碼如下:module add4_tb;/ Inputs reg 3:0代 reg 3:0 B;reg Cin;/ Outputswire 3:0 Sum;wire Cout;/ Instantiate the Unit Under Test (UUT) add4 uut (A(A),

4、.Cin(Cin), Sum(Sum),.Cout(Cout)；initial begin/ Initialize Inputs A=4,dO;B=4,dO;Cin=l,bO;#1 $display(A B Cin SumCout=%b% b% b% b% b,A)B,Cin,Sunn)Cout); A=4,dO;B=4,dl;Cin=l,bO;#2 $display(A B Cin Su Cout=%b% b% b%b% b：A,B,Cin,Sum,Cout); A=4dO;B=4,d2;Cin=l,bO;#2 $display(A B Cin Su Cout=%b% b% b% b% b：

5、ABCin,Sum,CoLit);A=4dO;B=4,d3;Cin=l,bO;#2 $display(A B Cin Su Cout=%b% b% b%b% b：A,B,Cin,Sum,Cout); A=4dO;B=4,d4;Cin=l,bO;#2 $display(A B Cin Su Cout=%b% b% b%b% b：ABCin,Suiri,CoLit);A=4,dl;B=4,dO;Cin=lbl;#2 $display(A B Cin Su Cout=%b% b% b% b% b：ABCin,Suiri,CoLit);A=4d2;B=4,dO;Cin=l,bO;#1 $display

6、(A B Cin SumCout=%b% b% b% b% bAB,Cin,Sum,Cout);A=4,d4;B=4,dO;Cin=l,bl;#1 $display(A B Cin Sum Cout=%b% b%b% b% bl,)A,B1Cin,Sum,Cout);endendmodule4 根據(jù)FPGA開發(fā)板使用說明書，對設(shè)計文件中的輸入、輸出信號分 配引腳。即使用開發(fā)板上的波動開關(guān)代表電路的輸入，用發(fā)光二極管(LED)代表電路的輸出。引腳分布代碼：NETAfO1 LOC=nG3n;NETA1 LOC二F3：NETA2 LOC二,E2;NETA3U LOC=nN3M;NETB0n LOC=

7、,P11;NET,Bln LOC=nL3M;NETB2n LOC=nK3M;NETnB3M L0C=,B4;NEFSumOr LOC=,N5;NET,SumlM LOC=MN4U;NETSum2r LOC=,P4U;NET,Sum3M LOC=,G1,;NETCin LOC=A7U;NETCout LOC=nP6M;5 重新編譯電路，并下載到FPGA器件中。改變撥動開關(guān)的位置，并觀察LED的亮、滅狀態(tài)，測試電路功能6 .根據(jù)實驗流程和實驗結(jié)果，寫出實驗總結(jié)報告，并對波形圖和實驗現(xiàn)象進行說明。7 .完成實驗后，關(guān)閉所有程序，并關(guān)閉計算機。實驗現(xiàn)象：由波形圖可見，輸出由Cout, Sum組成，是A、B、低位進位Cin的和，Cout是為和的進位。用數(shù)據(jù)流