FPGA名詞概念

1、FPGA名詞概念1、ASIC:application-specific integrated circuits專用集成電路是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電路。ASIC分為全定制和半定制。ASIC的特點(diǎn)是面向特定用戶的需求，ASIC在批量生產(chǎn)時(shí)與通用集成電路相比具有體積更小、功耗更低、可靠性提高、性能提高、保密性增強(qiáng)、成本降低等優(yōu)點(diǎn)。全定制設(shè)計(jì)需要設(shè)計(jì)者完成所有電路的設(shè)計(jì)，因此需要大量人力物力，靈活性好但開(kāi)發(fā)效率低下。如果設(shè)計(jì)較為理想，全定制能夠比半定制的ASIC芯片運(yùn)行速度更快。半定制使用庫(kù)里的標(biāo)準(zhǔn)邏輯單元(Standard Cell)，設(shè)計(jì)時(shí)可以從標(biāo)準(zhǔn)邏輯單元庫(kù)中選

2、擇SSI(門(mén)電路)、MSI(如加法器、比較器等)、數(shù)據(jù)通路(如ALU、存儲(chǔ)器、總線等)、存儲(chǔ)器甚至系統(tǒng)級(jí)模塊(如乘法器、微控制器等)和IP核，這些邏輯單元已經(jīng)布局完畢，而且設(shè)計(jì)得較為可靠，設(shè)計(jì)者可以較方便地完成系統(tǒng)設(shè)計(jì)。2、ALU:arithmetic an logic unit算術(shù)邏輯單元是中央處理器(CPU)的執(zhí)行單元，是所有中央處理器的核心組成部分，由“And Gate”（與門(mén)） 和“Or Gate”（或門(mén)）構(gòu)成的算術(shù)邏輯單元，主要功能是進(jìn)行二位元的算術(shù)運(yùn)算，如加減乘(不包括整數(shù)除法)?；旧?，在所有現(xiàn)代CPU體系結(jié)構(gòu)中，二進(jìn)制都以補(bǔ)碼的形式來(lái)表示。3、BCD:binary-coded

3、decimal BCD碼或二-十進(jìn)制代碼，亦稱二進(jìn)碼十進(jìn)數(shù)是一種二進(jìn)制的數(shù)字編碼形式，用二進(jìn)制編碼的十進(jìn)制代碼。這種編碼形式利用了四個(gè)位元來(lái)儲(chǔ)存一個(gè)十進(jìn)制的數(shù)碼，使二進(jìn)制和十進(jìn)制之間的轉(zhuǎn)換得以快捷的進(jìn)行。4、CLBs:configurable logic blocks可配置邏輯模塊。包含一個(gè)可配置開(kāi)關(guān)矩陣，此矩陣有選型電路（多路復(fù)用器），觸發(fā)器和4或6個(gè)輸入組成。在Xilinx公司的FPGA器件中，CLB由多個(gè)（一般為4個(gè)或2個(gè)）相同的slice和附加邏輯構(gòu)成。每個(gè)CLB模塊不僅可以用于實(shí)現(xiàn)組合邏輯和時(shí)序邏輯，還可以配置為分布式RAM和分布式ROM。5、CPLDs:complex progra

4、mmable logic devices復(fù)雜可編程邏輯器件是從PAL和GAL器件發(fā)展出來(lái)的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的可編程互連矩陣單元組成。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。6、DSP:digital signal processing數(shù)字信號(hào)處理就是用數(shù)值計(jì)算的方式對(duì)信號(hào)進(jìn)行加工的理論和技術(shù)。7、EDA:electronic design automation電子設(shè)計(jì)自動(dòng)化在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算

5、機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。8、TOP_DOWN：自頂向下或自上而下是一種層次化和結(jié)構(gòu)化的現(xiàn)代集成電路設(shè)計(jì)方法。先用高抽象級(jí)構(gòu)造系統(tǒng)，然后再設(shè)計(jì)下層單元。自下而上的設(shè)計(jì)流程：一種先構(gòu)建底層單元，然后由底層單元構(gòu)造更大的系統(tǒng)的設(shè)計(jì)方法9、FPGA:field-programmable gate array現(xiàn)場(chǎng)可編程門(mén)陣列它是在PAL、GAL、CPLD等可編程器件的基

6、礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）的概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸入輸出模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA利用小型查找表（LUT）（161RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序

7、邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實(shí)現(xiàn)的功能，F(xiàn)PGA允許無(wú)限次的編程。全球知名的FPGA生產(chǎn)廠商有：（1）Altera，開(kāi)發(fā)平臺(tái)是Quartus II；（2）Xilinx開(kāi)發(fā)平臺(tái)是ISE；（3）Actel，開(kāi)發(fā)平臺(tái)是Libero；（4）Lattice；（5）AtmelFPGA與CPLD的區(qū)別CPLD:乘積項(xiàng)豐富而觸發(fā)器少適用組合邏輯；延時(shí)固定；掉電后重新上電還能保持編程信息；FP

8、GA:觸發(fā)器資源豐富；適用時(shí)序邏輯；延時(shí)時(shí)間不可預(yù)測(cè)（容易產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)或誤碼等）；掉電后重新上電不能保持編程信息，需使用配置芯片10、FSM:finite-state machine 有限狀態(tài)機(jī)有限狀態(tài)機(jī)是指輸出取決于過(guò)去輸入部分和當(dāng)前輸入部分的時(shí)序邏輯電路。一般來(lái)說(shuō)，除了輸入部分和輸出部分外，有限狀態(tài)機(jī)還含有一組具有“記憶”功能的寄存器，這些寄存器的功能是記憶有限狀態(tài)機(jī)的內(nèi)部狀態(tài)，它們常被稱為狀態(tài)寄存器。在有限狀態(tài)機(jī)中，狀態(tài)寄存器的的下一個(gè)狀態(tài)不僅與輸入信號(hào)有關(guān)，而且還與該寄存器的當(dāng)前狀態(tài)有關(guān)，因此有限狀態(tài)機(jī)又可以認(rèn)為是組合邏輯和寄存器邏輯的一種組合。其中，寄存器邏輯的功能是存儲(chǔ)有限狀態(tài)機(jī)的

9、內(nèi)部狀態(tài)；而組合邏輯有可以分為次態(tài)邏輯和輸出邏輯兩部分，次態(tài)邏輯的功能是確定有限狀態(tài)機(jī)的下一個(gè)狀態(tài)，輸出邏輯的功能是確定有限狀態(tài)機(jī)的輸出。根據(jù)有限狀態(tài)機(jī)是否使用輸入信號(hào)，設(shè)計(jì)人員經(jīng)常將其分為Moore型有限狀態(tài)機(jī)和Mealy型有限狀態(tài)機(jī)兩種類型。11、FIFO:first-in,first-out memory先入先出隊(duì)列是一種傳統(tǒng)的順序執(zhí)行方法，先進(jìn)入的指令先完成并引退，接著才執(zhí)行第二條指令。是一種先進(jìn)先出的數(shù)據(jù)緩存器12、HDL:hardware description language硬件描述語(yǔ)言具有特殊結(jié)構(gòu)能夠?qū)τ布壿嬰娐返墓δ苓M(jìn)行描述的一種高級(jí)編程語(yǔ)言。這種特殊結(jié)構(gòu)的功能如下：描述

10、電路的連接、描述電路的功能、在不同抽象級(jí)上描述電路、描述電路的時(shí)序、表達(dá)具有并行性。13、LUT:lookup table查找表本質(zhì)上就是一個(gè)RAM。它把數(shù)據(jù)事先寫(xiě)入RAM后，每當(dāng)輸入一個(gè)信號(hào)就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出。14、Mealy-type FSM: Mealy型有限狀態(tài)機(jī)其輸出信號(hào)不僅與當(dāng)前狀態(tài)有關(guān)，而且還與所有的輸入信號(hào)有關(guān)，即可以把Mealy型有限狀態(tài)機(jī)的輸出看成是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)。15、Moore-type FSM: Moore型有限狀態(tài)機(jī)其輸出信號(hào)僅與當(dāng)前狀態(tài)有關(guān)，即可以把Moore型有限狀態(tài)的輸出看成是當(dāng)前狀態(tài)的函數(shù)。16、PAL:p

11、rogrammable array logic可編程陣列邏輯17、PLA:programmable logic array可編程邏輯陣列18、IP core:知識(shí)產(chǎn)權(quán)核是一段具有特定電路功能的硬件描述語(yǔ)言程序，該程序與集成電路工藝無(wú)關(guān)，可以移植到不同的半導(dǎo)體工藝中去生產(chǎn)集成電路芯片。通常是用HDL文本形式提交給用戶，它經(jīng)過(guò)RTL級(jí)設(shè)計(jì)優(yōu)化和功能驗(yàn)證，但其中不含有任何具體的物理信息。IP核的重用是設(shè)計(jì)人員贏得迅速上市時(shí)間的主要策略。與工藝無(wú)關(guān)的程序（IP core）稱為軟核。把在某一種專用集成電路工藝器件上實(shí)現(xiàn)的、經(jīng)驗(yàn)證是正確的、總門(mén)數(shù)在5000門(mén)以上的具有特定電路功能的集成電路版圖掩膜稱為硬核

12、。盡管硬核由于缺乏靈活性而可移植性差，但由于無(wú)須提供寄存器轉(zhuǎn)移級(jí)(RTL)文件，因而更易于實(shí)現(xiàn)IP保護(hù)。固核是指在某一種FPGA器件上實(shí)現(xiàn)的、經(jīng)驗(yàn)證是正確的、總門(mén)數(shù)在5000門(mén)以上的電路結(jié)構(gòu)編碼文件，是軟核和硬核的折衷。19、SoC:system-on-a-chip芯片級(jí)系統(tǒng)，也稱片上系統(tǒng)，是一個(gè)有專用目標(biāo)的集成電路，其中包含完整系統(tǒng)并有嵌入軟件的全部?jī)?nèi)容。20、RTL:register transfer level寄存器傳輸級(jí)用于設(shè)計(jì)的可綜合的一種抽象級(jí)。在RTL級(jí)，IC是由一組寄存器以及寄存器之間的邏輯操作構(gòu)成。RTL級(jí)和門(mén)級(jí)簡(jiǎn)單的區(qū)別在于，RTL是用硬件描述語(yǔ)言（Verilog 或VHD

13、L）描述電路所要達(dá)到的功能，門(mén)級(jí)則是用具體的邏輯單元（依賴廠家的庫(kù)）來(lái)實(shí)現(xiàn)電路所要達(dá)到的功能，門(mén)級(jí)最終可以在半導(dǎo)體廠加工成實(shí)際的硬件，即RTL和門(mén)級(jí)是設(shè)計(jì)實(shí)現(xiàn)上的不同階段，RTL經(jīng)過(guò)邏輯綜合后，就得到門(mén)級(jí)。21、syntax error: 語(yǔ)法或句法錯(cuò)誤。提示你必須檢查所寫(xiě)代碼的語(yǔ)法問(wèn)題。22、UDP:user-defined primitive用戶定義的原語(yǔ)是指用戶自己設(shè)計(jì)的基本邏輯元件的功能，即可以利用UDP來(lái)定義自己特色的用于仿真的基本邏輯元件模塊并建立相應(yīng)的原語(yǔ)庫(kù)，并進(jìn)行仿真。其結(jié)構(gòu)模塊與一般模塊類似，以primitive關(guān)鍵詞開(kāi)始，用endprimitive關(guān)鍵詞結(jié)束。23、時(shí)序邏輯

14、：由多個(gè)觸發(fā)器和多個(gè)組合邏輯塊組成的網(wǎng)絡(luò)。常用的有：計(jì)數(shù)器、復(fù)雜的數(shù)據(jù)流動(dòng)控制邏輯、運(yùn)算控制邏輯、指令分析和操作控制邏輯。同步時(shí)序邏輯是設(shè)計(jì)復(fù)雜的數(shù)字邏輯系統(tǒng)的核心。時(shí)序邏輯借助于狀態(tài)寄存器記住它目前所處的狀態(tài)。在不同的狀態(tài)下，即使所有的輸入都相同，其輸出也不一定相同。24、組合邏輯：是指在任何時(shí)刻，輸出狀態(tài)只決定于同一時(shí)刻各輸入狀態(tài)的組合，而與電路以前狀態(tài)無(wú)關(guān)，與其他時(shí)間的狀態(tài)無(wú)關(guān)。25、LAB ：Logic Array Blocks邏輯陣列塊26、PIA：Programmable Interconnect Array可編程連線陣列負(fù)責(zé)信號(hào)傳遞，連接所有的宏單元。27、IEEE：Instit

15、ute of Electrical and Electronics Engineers美國(guó)電氣和電子工程師協(xié)會(huì)28、primitive:原語(yǔ)是指verilog hdl中預(yù)先定義的邏輯單元。這些內(nèi)置的原語(yǔ)可以轉(zhuǎn)化為更大型的設(shè)計(jì)實(shí)例，形成一個(gè)結(jié)構(gòu)更為復(fù)雜的部件。這些原語(yǔ)包括：and、nand、or、nor、xor、xnor、not、buf等。29、抽象級(jí)(Levels of Abstraction)：描述風(fēng)格的詳細(xì)程度，如行為級(jí)和門(mén)級(jí)。Verilog既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述語(yǔ)言。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別包括：30、利用Quartus ii進(jìn)行F

16、PGA的開(kāi)發(fā)流程：（1）設(shè)計(jì)輸入：圖形輸入、狀態(tài)圖輸入、波形圖輸入、原理圖輸入、HDL文本輸入（2）綜合（3）適配（4）仿真：時(shí)序仿真、功能仿真（5）編程下載（6）硬件測(cè)試31、 數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象既可以是簡(jiǎn)單的門(mén)，也可以是完整的數(shù)字電子系統(tǒng)。硬件描述語(yǔ)言的主要功能是編寫(xiě)設(shè)計(jì)文件，建立電子系統(tǒng)行為級(jí)的仿真模型，然后利用高性能的計(jì)算機(jī)對(duì)用Verilog HDL或VHDL建模的復(fù)雜數(shù)字邏輯進(jìn)行仿真，然后再對(duì)它進(jìn)行自動(dòng)綜合以生成符合要求且在電路結(jié)構(gòu)上可以實(shí)現(xiàn)的數(shù)字邏輯網(wǎng)表(Netlist)，然后根據(jù)網(wǎng)表和適合某種工藝的器件自動(dòng)生成具體電路，最后生成該工藝條件下具體電路的延時(shí)模型。仿真

17、驗(yàn)證無(wú)誤后用于制造ASIC芯片或?qū)懭隖PGA和CPLD中。32、目前最主要的硬件描述語(yǔ)言是VHDL和Verilog HDL。Verilog起源于C語(yǔ)言，因此非常類似于C語(yǔ)言，容易掌握。Verilog HDL語(yǔ)言最初是于1983年由Gateway Design Automation公司為其模擬器產(chǎn)品開(kāi)發(fā)的硬件建模語(yǔ)言。Verilog 語(yǔ)言于1995年成為IEEE標(biāo)準(zhǔn)，稱為IEEE Std 13641995。VHDL起源于ADA語(yǔ)言，格式嚴(yán)謹(jǐn)，語(yǔ)法嚴(yán)格，不易學(xué)習(xí)。VHDL出現(xiàn)較晚，但標(biāo)準(zhǔn)化早。IEEE 1706-1985標(biāo)準(zhǔn)。 33、HDL有兩種用途：系統(tǒng)仿真和硬件實(shí)現(xiàn)。 如果程序只用于仿真，那么

18、幾乎所有的語(yǔ)法和編程方法都可以使用。但如果我們的程序是用于硬件實(shí)現(xiàn)（例如：用于FPGA設(shè)計(jì)），那么我們就必須保證程序可綜合（程序的功能可以用硬件電路實(shí)現(xiàn)）。不可綜合的HDL語(yǔ)句在軟件綜合時(shí)將被忽略或者報(bào)錯(cuò)。我們應(yīng)當(dāng)牢記一點(diǎn)：所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件實(shí)現(xiàn)。 34、硬件描述語(yǔ)言開(kāi)發(fā)流程 用VHDL/VerilogHD語(yǔ)言開(kāi)發(fā)PLD/FPGA的完整流程為： （1）文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件 （2）功能仿真：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯

19、功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過(guò)這一步，只在布線完成以后，進(jìn)行時(shí)序仿真） （3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語(yǔ)言綜合成最簡(jiǎn)的布爾表達(dá)式和信號(hào)的連接關(guān)系。邏輯綜合軟件會(huì)生成.edf（edif）的EDA工業(yè)標(biāo)準(zhǔn)文件。 （4）布局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到PLD/FPGA內(nèi)。 （5）時(shí)序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。（也叫后仿真） （6）編程下載：確認(rèn)仿真無(wú)誤后，將文件下載到FPGA中。35、VHDL：Very High Speed Integerated Circuit Hardware Description Language：甚高速集成電路的硬件描述語(yǔ)言。36