硬件工程師考試大全

1、硬件工程師考試大全一、模擬電路 1、基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子） 2、平板電容公式(C=S/4kd)。（未知） 3、最基本的如三極管曲線特性。（未知） 4、描述反饋電路的概念，列舉他們的應(yīng)用。（仕蘭微電子） 5、負(fù)反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）；負(fù)反 饋的優(yōu)點(diǎn)（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非 線性失真，有效地擴(kuò)展放大器的通頻帶，自動調(diào)節(jié)作用）（未知） 6、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方法？（仕蘭微電子） 7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個方法。（未知） 8、給出一個查分運(yùn)放，

2、如何相位補(bǔ)償，并畫補(bǔ)償后的波特圖。（凹凸） 9、基本放大電路種類（電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器），優(yōu)缺 點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)的原因。（未知） 10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。（未知） 11、畫差放的兩個輸入管。（凹凸） 12、畫出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫出一個晶體管級的 運(yùn)放電路。（仕蘭微電子） 13、用運(yùn)算放大器組成一個10倍的放大器。（未知） 14、給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路），并求輸出端某點(diǎn) 的 rise/fall時間。(Infineon筆試試題) 15、電阻R和電容

3、C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電 壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾 波器。當(dāng)RC16、有源濾波器和無源濾波器的原理及區(qū)別?（新太硬件） 17、有一時域信號S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),當(dāng)其通過低通、 帶通、高通濾波器后的信號表示方式。（未知） 18、選擇電阻時要考慮什么？（東信筆試題） 19、在CMOS電路中，要有一個單管作為開關(guān)管精確傳遞模擬低電平，這個單管你會用P管 還是N管，為什么？（仕蘭微電子） 20、給出多個mos管組成的電路求5個點(diǎn)的電壓。(

4、Infineon筆試試題) 21、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫出你知道的線路結(jié)構(gòu)，簡單描述 其優(yōu)缺點(diǎn)。（仕蘭微電子） 22、畫電流偏置的產(chǎn)生電路，并解釋。（凹凸） 23、史密斯特電路,求回差電壓。（華為面試題） 24、晶體振蕩器,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機(jī)的,12分之一周期.) （華為面試題） 25、LC正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫出其原理圖。（仕蘭微電子 26、VCO是什么,什么參數(shù)(壓控振蕩器?) （華為面試題） 27、鎖相環(huán)有哪幾部分組成？（仕蘭微電子） 28、鎖相環(huán)電路組成，振蕩器（比如用D觸發(fā)器如何搭）。（未知） 29、求鎖相環(huán)的輸出頻

5、率，給了一個鎖相環(huán)的結(jié)構(gòu)圖。（未知） 30、如果公司做高頻電子的，可能還要RF知識，調(diào)頻，鑒頻鑒相之類，不一一列舉。（未知） 31、一電源和一段傳輸線相連（長度為L,傳輸時間為T），畫出終端處波形，考慮傳輸線 無損耗。給出電源電壓波形圖，要求繪制終端波形圖。（未知） 32、微波電路的匹配電阻。（未知） 33、DAC和ADC的實現(xiàn)各有哪些方法？（仕蘭微電子） 34、A/D電路組成、工作原理。（未知） 35、實際工作所需要的一些技術(shù)知識(面試容易問到)。如電路的低功耗，穩(wěn)定，高速如何做到，調(diào)運(yùn)放，布版圖注意的地方等等,一般會針對簡歷上你所寫做過的東西具體問，肯定會問得很細(xì)（所以別把什么都寫上，精通

6、之類的詞也別用太多了），這個東西各個人就 不一樣了，不好說什么了。（未知） 數(shù)字電路 1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子） 2、什么是同步邏輯和異步邏輯？（漢王筆試） 同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。 3、什么是線與邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試） 線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)，由于不用 oc門可能使灌電流過大，而燒壞邏輯門。 同時在輸出端口應(yīng)加一個上拉電阻。 4、什么是Setup 和Holdup時間？（漢王筆試） 5、setup和holdup時間,區(qū)別.（南山之橋） 6

7、、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。（未知） 7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛VIA 2003.11.06 上海筆試試題） Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā) 器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿（如上升沿有效）T時間到達(dá)芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。 保持時間是指觸發(fā)器

8、的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信 號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn) metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時 間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。 8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。（仕蘭微 電子） 9、什么是

9、競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試） 在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。 10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試） 常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。11、如何解決

10、亞穩(wěn)態(tài)。（飛利浦大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞 穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平 上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無 用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。 12、IC設(shè)計中同步復(fù)位與 異步復(fù)位的區(qū)別。（南山之橋） 13、MOORE 與 MEELEY狀態(tài)機(jī)的特征。（南山之橋） 14、多時域設(shè)計中,如何處理信號跨時域。（南山之橋） 15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦大唐筆試） De

11、lay q,還有 clock的delay,寫出決 定最大時鐘的因素，同時給出表達(dá)式。（威盛VIA 2003.11.06 上海筆試試題） 18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點(diǎn)。（威盛VIA 2003.11.06 上海筆試試題） 19、一個四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing。（威盛VIA 2003.11.06 上海筆試試題） 20、給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入， 使得輸出依賴于關(guān)鍵路徑。（未知） 21、邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu) 點(diǎn)），全加器等等。（未知） 22、卡諾圖寫出邏輯表達(dá)

12、使。（威盛VIA 2003.11.06 上海筆試試題） 23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve

13、? （威 盛筆試題circuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子） 27、用mos管搭出一個二輸入與非門。（揚(yáng)智電子筆試） 28、please draw the transistor level schematic of a cmos 2

14、input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛筆試題circuit design-beijing-03.11.09） 29、畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（Infineon筆 試） 30、畫出CMOS的圖，畫出tow-to-one mux gate。（威盛VIA 2003.11.06 上海筆試試題） 31、用一個二選一mux和一個inv實現(xiàn)異或。（飛利浦大唐筆試） 32、畫出Y=

15、A*B+C的cmos電路圖。（科廣試題） 33、用邏輯們和cmos電路實現(xiàn)ab+cd。（飛利浦大唐筆試） 34、畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B+C(D+E)。（仕蘭微電子） 35、利用4選1實現(xiàn)F(x,y,z)=xz+yz。（未知） 36、給一個表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化 簡）。 37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形。 （Infineon筆試） 38、為了實現(xiàn)邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說明為什 么？1）INV 2）AN

16、D 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知） 39、用與非門等設(shè)計全加法器。（華為） 40、給出兩個門電路讓你分析異同。（華為） 41、用簡單電路實現(xiàn)，當(dāng)A為輸入時，輸出B波形為（仕蘭微電子） 42、A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個數(shù)比0 多，那么F輸出為1，否則F為0），用與非門實現(xiàn)，輸入數(shù)目沒有限制。（未知） 43、用波形表示D觸發(fā)器的功能。（揚(yáng)智電子筆試） 44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚(yáng)智電子筆試） 45、用邏輯們畫出D觸發(fā)器。（威盛VIA 2003.11.06 上海筆試試題） 46、畫出

17、DFF的結(jié)構(gòu)圖,用verilog實現(xiàn)之。（威盛） 47、畫出一種CMOS的D鎖存器的電路圖和版圖。（未知） 48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試） 49、簡述latch和filp-flop的異同。（未知） 50、LATCH和DFF的概念和區(qū)別。（未知） 51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的。 （南山之橋） 52、用D觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖。（華為） 53、請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試） 54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試） 55、How many fli

18、p-flop circuits are needed to divide by 16? (Intel) 16分頻？ 56、用filp-flop和logic-gate設(shè)計一個1位加法器，輸入carryin和current-stage，輸出 carryout和next-stage. （未知） 57、用D觸發(fā)器做個4進(jìn)制的計數(shù)。（華為） 58、實現(xiàn)N位Johnson Counter,N=5。（南山之橋） 59、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進(jìn)制循環(huán)計數(shù)器，15進(jìn)制的呢？（仕蘭 微電子） 60、數(shù)字電路設(shè)計當(dāng)然必問Verilog/VHDL，如設(shè)計計數(shù)器。（未知） 61、BLOCKING NO

19、NBLOCKING 賦值的區(qū)別。（南山之橋） 62、寫異步D觸發(fā)器的verilog module。（揚(yáng)智電子筆試） module dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always (posedge clk or posedge reset) if(reset) q = 0; else q = d; endmodule 63、用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述？ （漢王筆試） module divide2( clk , clk_o, reset); i

20、nput clk , reset; output clk_o; wire in; reg out ; always ( posedge clk or posedge reset) if ( reset) out = 0; else out = in; assign in = out; assign clk_o = out; endmodule 64、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：a) 你所知道的可編程邏輯器 件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。（漢王筆試） PAL，PLD，CPLD，F(xiàn)PGA。 module dff8(clk , re

21、set, d, q); input clk; input reset; input d; output q; reg q; always (posedge clk or posedge reset) if(reset) q = 0; else q = d; endmodule 65、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子） 66、用VERILOG或VHDL寫一段代碼，實現(xiàn)10進(jìn)制計數(shù)器。（未知） 67、用VERILOG或VHDL寫一段代碼，實現(xiàn)消除一個glitch。（未知） 68、一個狀態(tài)機(jī)的題目用verilog實現(xiàn)（不過這個狀態(tài)機(jī)畫的實在比較差，很容易誤解 的）。（威盛VIA

22、 2003.11.06 上海筆試試題） 69、描述一個交通信號燈的設(shè)計。（仕蘭微電子） 70、畫狀態(tài)機(jī)，接受1，2，5分錢的賣報機(jī)，每份報紙5分錢。（揚(yáng)智電子筆試） 71、設(shè)計一個自動售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢 數(shù)。 （1）畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計 的要求。（未知） 72、設(shè)計一個自動飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1） 畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計的要求；（3）設(shè)計 工程中可使用的工具及設(shè)計大致過程。（未知） 73、畫出可以檢測

23、10010串的狀態(tài)圖,并verilog實現(xiàn)之。（威盛） 74、用FSM實現(xiàn)的序列檢測模塊。（南山之橋） a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。 例如a： b： 請畫出state machine；請用RTL描述其state machine。（未知）75、用verilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫）。（飛利浦大唐 筆試） 76、用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。（飛利浦大唐筆試） 77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x 為4位二進(jìn)制整數(shù)輸入信號。y

24、為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為35v假 設(shè)公司接到該項目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計，試討論該產(chǎn)品的設(shè)計全程。（仕蘭微 電子） 78、sram，falsh memory，及dram的區(qū)別？（新太硬件面試） 79、給出單管DRAM的原理圖(西電版數(shù)字電子技術(shù)基礎(chǔ)作者楊頌華、馮毛官205頁圖9 14b)，問你有什么辦法提高refresh time，總共有5個問題，記不起來了。（降低溫 度，增大電容存儲容量）（Infineon筆試） 80、Please draw schematic of a common SRAM cell with 6 transistors,point out

25、which nodes can store data and which node is word line control? （威盛筆試題 circuit design-beijing-03.11.09） 81、名詞:sram,ssram,sdram 名詞IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 壓控振蕩器

26、的英文縮寫(VCO)。 動態(tài)隨機(jī)存儲器的英文縮寫(DRAM)。 名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline、 IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動態(tài)隨機(jī)存儲器)，F(xiàn)IR IIR DFT(離散 傅立葉變換)或者是中文的，比如：a.量化誤差 b.直方圖 c.白平衡IC設(shè)計基礎(chǔ)（流程、工藝、版圖、器件） 1、我們公司的產(chǎn)品是集成電路，請描述一下你對集成電路的認(rèn)識，列舉一些與集成電路 相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕蘭

27、微面試題目） 2、FPGA和ASIC的概念，他們的區(qū)別。（未知） 答案：FPGA是可編程ASIC。 ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。根據(jù)一 個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與 門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計 制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點(diǎn) 3、什么叫做OTP片、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目） 4、你知道的集成電路設(shè)計的表達(dá)方式有哪幾種？（仕蘭微面試題目） 5、描述你對集成電路

28、設(shè)計流程的認(rèn)識。（仕蘭微面試題目） 6、簡述FPGA等可編程邏輯器件設(shè)計流程。（仕蘭微面試題目） 7、IC設(shè)計前端到后端的流程和eda工具。（未知） 8、從RTL synthesis到tape out之間的設(shè)計flow,并列出其中各步使用的tool.（未知） 9、Asic的design flow。（威盛VIA 2003.11.06 上海筆試試題） 10、寫出asic前期設(shè)計的流程和相應(yīng)的工具。（威盛） 11、集成電路前段設(shè)計流程，寫出相關(guān)的工具。（揚(yáng)智電子筆試） 先介紹下IC開發(fā)流程： 1.）代碼輸入（design input) 用vhdl或者是verilog語言來完成器件的功能描述，生成hd

29、l代碼 語言輸入工具：SUMMIT VISUALHDL MENTOR RENIOR 圖形輸入: composer(cadence); viewlogic (viewdraw) 2.）電路仿真（circuit simulation) 將vhd代碼進(jìn)行先前邏輯仿真，驗證功能描述是否正確 數(shù)字電路仿真工具： Verolog： CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模擬電路仿真工具： *ANTI HSpice pspice，spectre

30、 micro microwave: eesoft : hp 3.）邏輯綜合（synthesis tools) 邏輯綜合工具可以將設(shè)計思想vhd代碼轉(zhuǎn)化成對應(yīng)一定工藝手段的門級電路；將初級仿真 中所沒有考慮的門沿（gates delay）反標(biāo)到生成的門級網(wǎng)表中,返回電路仿真階段進(jìn)行再 仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。 12、請簡述一下設(shè)計后端的整個流程？（仕蘭微面試題目） 13、是否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基本元 素？（仕蘭微面試題目） 14、描述你對集成電路工藝的認(rèn)識。（仕蘭微面試題目） 15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.

31、18指的是什么？（仕蘭微面試題 目） 16、請描述一下國內(nèi)的工藝現(xiàn)狀。（仕蘭微面試題目） 17、半導(dǎo)體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目） 18、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過程及最后的結(jié)果？（仕蘭微面試題目） 19、解釋latch-up現(xiàn)象和Antenna effect和其預(yù)防措施.（未知） 20、什么叫Latchup?（科廣試題） 21、什么叫窄溝效應(yīng)? （科廣試題） 22、什么是NMOS、PMOS、CMOS？什么是增強(qiáng)型、耗盡型？什么是PNP、NPN？他們有什么差 別？（仕蘭微面試題目） 23、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微

32、 面試題目） 24、畫出CMOS晶體管的CROSS-OVER圖（應(yīng)該是縱剖面圖），給出所有可能的傳輸特性和轉(zhuǎn) 移特性。（Infineon筆試試題） 25、以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。（科廣試題） 26、Please explain how we describe the resistance in semiconductor. Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.（威 盛筆試題circuit design-beijing

33、-03.11.09） 27、說明mos一半工作在什么區(qū)。（凹凸的題目和面試） 28、畫p-bulk 的nmos截面圖。（凹凸的題目和面試） 29、寫schematic note（？）， 越多越好。（凹凸的題目和面試） 30、寄生效應(yīng)在ic設(shè)計中怎樣加以克服和利用。（未知） 31、太底層的MOS管物理特*覺一般不大會作為筆試面試題，因為全是微電子物理，公 式推導(dǎo)太羅索，除非面試出題的是個老學(xué)究。IC設(shè)計的話需要熟悉的軟件: Cadence, Synopsys, Avant，UNIX當(dāng)然也要大概會操作。 32、unix 命令cp -r, rm,uname。（揚(yáng)智電子筆試）單片機(jī)、MCU、計算機(jī)原理

34、 1、簡單描述一個單片機(jī)系統(tǒng)的主要組成模塊,并說明各模塊之間的數(shù)據(jù)流流向和控制流 流向.簡述單片機(jī)應(yīng)用系統(tǒng)的設(shè)計原則.(仕蘭微面試題目) 2、畫出8031與2716(2K*8ROM)的連線圖,要求采用三-八譯碼器,8031的P2.5,P2.4和 P2.3參加譯碼,基本地址范圍為3000H-3FFFH.該2716有沒有重疊地址?根據(jù)是什么?若 有,則寫出每片2716的重疊地址范圍.(仕蘭微面試題目) 3、用8051設(shè)計一個帶一個8*16鍵盤加驅(qū)動八個數(shù)碼管(共陽)的原理圖.(仕蘭微面試 題目) 4、PCI總線的含義是什么?PCI總線的主要特點(diǎn)是什么? (仕蘭微面試題目) 5、中斷的概念?簡述中斷

35、的過程.(仕蘭微面試題目) 6、如單片機(jī)中斷幾個/類型,編中斷程序注意什么問題;(未知) 7、要用一個開環(huán)脈沖調(diào)速系統(tǒng)來控制直流電動機(jī)的轉(zhuǎn)速,程序由8051完成.簡單原理如 下:由P3.4輸出脈沖的占空比來控制轉(zhuǎn)速,占空比越大,轉(zhuǎn)速越快;而占空比由K7-K0八 個開關(guān)來設(shè)置,直接與P1口相連(開關(guān)撥到下方時為0,撥到上方時為1,組成一個八 位二進(jìn)制數(shù)N),要求占空比為N/256. (仕蘭微面試題目) 下面程序用計數(shù)法來實現(xiàn)這一功能,請將空余部分添完整. MOV P1,#0FFH LOOP1 :MOV R4,#0FFH - MOV R3,#00H LOOP2 :MOV A,P1 - SUBB A

36、,R3 JNZ SKP1 - SKP1:MOV C,70H MOV P3.4,C ACALL DELAY :此延時子程序略 - - AJMP LOOP18、單片機(jī)上電后沒有運(yùn)轉(zhuǎn),首先要檢查什么?(東信筆試題) 9、What is PC Chipset? (揚(yáng)智電子筆試) 芯片組(Chipset)是主板的核心組成部分,按照在主板上的排列位置的不同,通常分為 北橋芯片和南橋芯片.北橋芯片提供對CPU的類型和主頻、內(nèi)存的類型和最大容量、 ISA/PCI/AGP插槽、ECC糾錯等支持.南橋芯片則提供對KBC(鍵盤控制器)、RTC(實時時 鐘控制器)、USB(通用串行總線)、Ultra DMA/33(6

37、6)EIDE數(shù)據(jù)傳輸方式和ACPI(高級 能源管理)等的支持.其中北橋芯片起著主導(dǎo)性的作用,也稱為主橋(Host Bridge). 除了最通用的南北橋結(jié)構(gòu)外,目前芯片組正向更高級的加速集線架構(gòu)發(fā)展,Intel的 8xx系列芯片組就是這類芯片組的代表,它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB直 接接入主芯片,能夠提供比PCI總線寬一倍的帶寬,達(dá)到了266MB/s. 10、如果簡歷上還說做過cpu之類,就會問到諸如cpu如何工作,流水線之類的問題. (未知) 11、計算機(jī)的基本組成部分及其各自的作用.(東信筆試題) 12、請畫出微機(jī)接口電路中,典型的輸入設(shè)備與微機(jī)接口邏輯示意圖(數(shù)據(jù)接

38、口、控制接 口、所存器/緩沖器). (漢王筆試) 13、cache的主要部分什么的.(威盛VIA 2003.11.06 上海筆試試題) 14、同步異步傳輸?shù)牟町?未知) 15、串行通信與同步通信異同,特點(diǎn),比較.(華為面試題) 16、RS232c高電平脈沖對應(yīng)的TTL邏輯是?(負(fù)邏輯?) (華為面試題)信號與系統(tǒng) 1、的話音頻率一般為3003400HZ,若對其采樣且使信號不失真,其最小的采樣頻率應(yīng)為 多大?若采用8KHZ的采樣頻率,并采用8bit的PCM編碼,則存儲一秒鐘的信號數(shù)據(jù)量有多 大?(仕蘭微面試題目) 2、什么耐奎斯特定律,怎么由模擬信號轉(zhuǎn)為數(shù)字信號.(華為面試題) 3、如果模擬信號

39、的帶寬為 5khz,要用8K的采樣率,怎么辦? (lucent) 兩路? 4、信號與系統(tǒng):在時域與頻域關(guān)系.(華為面試題) 5、給出時域信號,求其直流分量.(未知) 6、給出一時域信號,要求(1)寫出頻率分量,(2)寫出其傅立葉變換級數(shù);(3)當(dāng)波 形經(jīng)過低通濾波器濾掉高次諧波而只保留一次諧波時,畫出濾波后的輸出波形.(未知) 7、sketch 連續(xù)正弦信號和連續(xù)矩形波(都有圖)的傅立葉變換 .(Infineon筆試試題) 8、拉氏變換和傅立葉變換的表達(dá)式及聯(lián)系.(新太硬件面題)DSP、嵌入式、軟件等 1、請用方框圖描述一個你熟悉的實用數(shù)字信號處理系統(tǒng),并做簡要的分析;如果沒有, 也可以自己設(shè)

40、計一個簡單的數(shù)字信號處理系統(tǒng),并描述其功能及用途.(仕蘭微面試題 目) 2、數(shù)字濾波器的分類和結(jié)構(gòu)特點(diǎn).(仕蘭微面試題目) 3、IIR,FIR濾波器的異同.(新太硬件面題) 4、拉氏變換與Z變換公式等類似東西,隨便翻翻書把如.h(n)=-a*h(n-1)+b*(n) a.求h (n)的z變換;b.問該系統(tǒng)是否為穩(wěn)定系統(tǒng);c.寫出FIR數(shù)字濾波器的差分方程;(未知) 5、DSP和通用處理器在結(jié)構(gòu)上有什么不同,請簡要畫出你熟悉的一種DSP結(jié)構(gòu)圖.(信威 dsp軟件面試題) 6、說說定點(diǎn)DSP和浮點(diǎn)DSP的定義(或者說出他們的區(qū)別)(信威dsp軟件面試題) 7、說說你對循環(huán)尋址和位反序?qū)ぶ返睦斫?(

41、信威dsp軟件面試題) 8、請寫出【-8,7】的二進(jìn)制補(bǔ)碼,和二進(jìn)制偏置碼.用Q15表示出0.5和-0.5.(信威 dsp軟件面試題) 9、DSP的結(jié)構(gòu)(哈佛結(jié)構(gòu));(未知) 10、嵌入式處理器類型(如ARM),操作系統(tǒng)種類(Vxworks,ucos,winCE,linux),操作系 統(tǒng)方面偏CS方向了,在CS篇里面講了;(未知) 11、有一個LDO芯片將用于對手機(jī)供電,需要你對他進(jìn)行評估,你將如何設(shè)計你的測試項 目? 12、某程序在一個嵌入式系統(tǒng)(200M CPU,50M SDRAM)中已經(jīng)最優(yōu)化了,換到零一個系 統(tǒng)(300M CPU,50M SDRAM)中是否還需要優(yōu)化? (Intel)1

42、3、請簡要描述HUFFMAN編碼的基本原理及其基本的實現(xiàn)方法.(仕蘭微面試題目) 14、說出OSI七層網(wǎng)絡(luò)協(xié)議中的四層(任意四層).(仕蘭微面試題目) 15、A) (仕蘭微面試題目) #i nclude void testf(int*p) *p+=1; main() int *n,m2; n=m; m0=1; m1=8; testf(n); printf(Data value is %d ,*n); - B) #i nclude void testf(int*p) *p+=1; main() int *n,m2; n=m; m0=1; m1=8; testf(&n); printf(Data value is %d,*n); 下面的結(jié)果是程序A還是程序B的? Data value is 8 那么另一段程序的結(jié)果是什么? 16、那種排序方法最快? (華為面試題) 17、寫出兩個排序算法,問哪個好?(威盛) 18、編一個簡單的求n!的程序 .(Infineon筆試試題) 19、用一種編程語言寫n!的算法.(威盛VIA 2003.11.06 上海筆試試題) 20、用C語言寫一個遞歸算法求N!;(華為面試題) 21、給一個C的函數(shù),關(guān)于字符串和數(shù)組,找出錯誤;(華為面試題) 22、防火墻是怎么實現(xiàn)的? (華為面