哈爾濱工業(yè)大學(xué)威海校區(qū)_EDA課程設(shè)計(jì)_乘法器_090240328

1、2012.04.20 哈爾濱工業(yè)大學(xué)（威海） 信息與電氣工程學(xué)院 eda課程設(shè)計(jì)實(shí)驗(yàn)報(bào)告無符號(hào)四位整數(shù)乘法器設(shè)計(jì)與制作eda課程設(shè)計(jì)報(bào)告 日 期：2012-04-20學(xué)校及院系：哈爾濱工業(yè)大學(xué) 信息與電氣工程學(xué)院設(shè) 計(jì) 者：尤偉 指 導(dǎo) 老師：王永玲職 業(yè)：在校學(xué)生通 訊 地址：山東省威海市環(huán)翠區(qū)文化西路2號(hào)哈工大（威海）九公寓418座郵 編：264209電 子 郵箱 話：150981236521、 設(shè)計(jì)的性質(zhì)、目的和任務(wù)創(chuàng)新精神和實(shí)踐能力二者之中，實(shí)踐能力是基礎(chǔ)和根本。這是由于創(chuàng)新基于實(shí)踐、源于實(shí)踐，實(shí)踐出真知，實(shí)踐檢驗(yàn)真理。實(shí)踐活動(dòng)是創(chuàng)新的源泉，也是人才成長(zhǎng)的必由

2、之路。1通過課程設(shè)計(jì)的鍛煉，要求學(xué)生掌握電路的一般設(shè)計(jì)方法，具備初步的獨(dú)立設(shè)計(jì)能力，提高綜合運(yùn)用所學(xué)的理論知識(shí)獨(dú)立分析和解決問題的能力，培養(yǎng)學(xué)生的創(chuàng)新精神。2熟練使用max+plus2軟件平臺(tái)，掌握基本設(shè)計(jì)流程并完成所選題目的設(shè)計(jì)任務(wù)。掌握現(xiàn)代大規(guī)模集成數(shù)字邏輯電路的應(yīng)用設(shè)計(jì)方法，進(jìn)一步掌握利用計(jì)算機(jī)進(jìn)行電子設(shè)計(jì)自動(dòng)化(eda)的基本方法。2、 課程設(shè)計(jì)所需要的儀器 1、計(jì)算機(jī)一臺(tái) 2、實(shí)驗(yàn)箱 epm7128sslc84-15芯片3、 課程設(shè)計(jì)要求設(shè)計(jì)一個(gè)兩個(gè)5位數(shù)相乘的乘法器。用發(fā)光二極管顯示輸入數(shù)值，用7段顯示器顯示十進(jìn)制結(jié)果。乘數(shù)和被乘數(shù)分兩次輸入。在輸入乘數(shù)和被乘數(shù)時(shí)，要求顯示十進(jìn)制輸

3、入數(shù)據(jù)。輸入顯示和計(jì)算結(jié)果顯示，采用分時(shí)顯示方式進(jìn)行，可參見計(jì)算器的顯示功能。4、 設(shè)計(jì)原理本乘法器設(shè)計(jì)全部采用vhdl語(yǔ)言描述。總體看來，可以分為輸入級(jí)、中間處理級(jí)和輸出顯示級(jí)三大部分。輸入級(jí)實(shí)現(xiàn)數(shù)據(jù)的輸入與寄存，中間處理級(jí)主要實(shí)現(xiàn)乘法運(yùn)算和分時(shí)輸入輸出的選擇，輸出顯示級(jí)實(shí)現(xiàn)對(duì)被乘數(shù)、乘數(shù)和結(jié)果的顯示。程序流程如下：（5）報(bào)告要求a.設(shè)計(jì)的性質(zhì)、目的和任務(wù)；b.設(shè)計(jì)課題要求；c.設(shè)計(jì)的內(nèi)容、電路原理和詳細(xì)的設(shè)計(jì)過程；d.調(diào)試與仿真結(jié)果；e.調(diào)試中遇到的問題及解決的方法；f.詳談自己的體會(huì)、感想、建議。設(shè)計(jì)要求：設(shè)計(jì)一個(gè)具有連續(xù)乘功能的4位數(shù)相乘的乘法器。用7段顯示器分時(shí)顯示被乘數(shù)、乘數(shù)和計(jì)算

4、的十進(jìn)制結(jié)果。乘數(shù)和被乘數(shù)分兩次輸入。在輸入乘數(shù)和被乘數(shù)時(shí)，要求分時(shí)顯示十進(jìn)制輸入數(shù)據(jù)。可參見計(jì)算器的輸入和顯示功能。乘法器應(yīng)具有連續(xù)乘功能，例如，23=6，再把6作為被乘數(shù)，還可以繼續(xù)乘以其他數(shù)，如再乘4（相當(dāng)于234=64=24），該乘法器要求具備此功能。#設(shè)計(jì)提示（僅供參考）：乘法運(yùn)算通常采用移位相加方法實(shí)現(xiàn)，見簡(jiǎn)略示意圖。輸入控制乘數(shù)寄存被乘寄存相乘控制累加器結(jié)果寄存時(shí)鐘顯示結(jié)果存儲(chǔ)選擇器5、 各模塊程序設(shè)計(jì)、電路原理和仿真6、 1、輸入級(jí)原理：由要求可知操作數(shù)分為兩次輸入，故設(shè)計(jì)shu4至shu0依次由k3，k4,k5,k6,k7,定義，其中k3為符號(hào)位，其余四位為數(shù)據(jù)位。當(dāng)k1有效

5、時(shí)，將shu中的數(shù)據(jù)作為被乘數(shù)輸入到寄存器中；當(dāng)k2有效時(shí)，將shu 中數(shù)據(jù)作為乘數(shù)輸入到寄存器中，clk為脈沖控制端。當(dāng)k1k2為“00”時(shí)輸入被乘數(shù)，被乘數(shù)被存入寄存器。當(dāng)k1k2為“01”時(shí)輸入乘數(shù)，乘數(shù)被存入寄存器。并實(shí)現(xiàn)數(shù)據(jù)符號(hào)分離，對(duì)數(shù)據(jù)和符號(hào)單獨(dú)處理。設(shè)計(jì)代碼如下所示：生成模塊：仿真波形從仿真結(jié)果看出當(dāng)chenghao和denghao為“00”時(shí)，被乘數(shù)10101實(shí)現(xiàn)數(shù)符分離分別賦給a3.0和f1,當(dāng)chenghao和denghao為“10”時(shí)，被乘數(shù)10101實(shí)現(xiàn)數(shù)符分離分別賦給b3.0和f2.結(jié)果正確。7、 中間處理級(jí)8、 2.1數(shù)值相乘模塊原理：利用移位相加原理，將上一模塊

6、輸入的兩個(gè)數(shù)值進(jìn)行相乘操作。移位相加原理：從乘數(shù)的最低位開始，若為1，則將被乘數(shù)右端與乘數(shù)右端對(duì)齊寫在下面；若為0，則將與被乘數(shù)同樣位數(shù)的0寫在下面。然后進(jìn)行乘數(shù)的次低位，若為1，則被乘數(shù)左移一位后與上一次的結(jié)果相加；若為0，則左移一位后以全0相加。以此類推，每次若乘數(shù)相應(yīng)位為1，則被乘數(shù)左移一位與前次和相加；若乘數(shù)相應(yīng)位為0，則左移一位以全0與前次和相加。設(shè)計(jì)代碼如下：- max+plus ii vhdl template- clearable loadable enablable counterlibrary ieee;use ieee.std_logic_1164.all;use iee

7、e.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity multiply_4_mul1 isport(beicheng: instd_logic_vector(7 downto 0);cheng: instd_logic_vector(7 downto 0);ji: outstd_logic_vector(7 downto 0);end multiply_4_mul1;architecture mul of multiply_4_mul1 is signal r1:std_logic_vector(7 downto 0);sig

8、nal r2:std_logic_vector(8 downto 0);signal r3:std_logic_vector(9 downto 0);signal r4:std_logic_vector(10 downto 0); signal r5:std_logic_vector(11 downto 0);signal r6:std_logic_vector(12 downto 0);signal r7:std_logic_vector(13 downto 0);signal r8:std_logic_vector(14 downto 0);beginprocessbeginif chen

9、g(0)=1 then r1=beicheng; elsif cheng(0)=0 then r1=00000000;end if;if cheng(1)=1 then r2=beicheng&0;elsif cheng(1)=0 then r2=000000000;end if; if cheng(2)=1 then r3=beicheng&00;elsif cheng(2)=0 then r3=0000000000;end if;if cheng(3)=1 then r4=beicheng&000;elsif cheng(3)=0 then r4=00000000000;end if;if

10、 cheng(4)=1 then r5=beicheng&0000; elsif cheng(4)=0 then r5=000000000000;end if;if cheng(5)=1 then r6=beicheng&00000;elsif cheng(5)=0 then r6=0000000000000;end if; if cheng(6)=1 then r7=beicheng&000000;elsif cheng(6)=0 then r7=00000000000000;end if;if cheng(7)=1 then r8=beicheng&0000000;elsif cheng(

11、7)=0 then r8=000000000000000;end if;ji=100) then q:=q-100; b:=b+1; -百位elsif(q=10) thenq:=q-10;s:=s+1; -十位elsif q10 then g:=q(3 downto 0); m:=2; -個(gè)位end if; elsif m=2 then ge=g;shi=s;bai=b;m:=0;-輸出，m=0返回起點(diǎn)，繼續(xù)執(zhí)行 end if;end if; end process;end an;12、 整體合成將已編寫好的各子模塊進(jìn)行合成，可得到如下程序框圖：13、 調(diào)試中遇到的問題及解決的方法由于初次接觸

12、vhdl語(yǔ)言，開始進(jìn)行課程設(shè)計(jì)時(shí)找不到頭緒，但經(jīng)過幾天的學(xué)習(xí)與實(shí)踐，最終將程序編出，并運(yùn)行無誤。由于對(duì)maxplus這一軟件不太熟悉，起初存儲(chǔ)的文件名與主程序名不一致，導(dǎo)致程序無法運(yùn)行，通過詢問同學(xué)和查看相應(yīng)的參考書知道錯(cuò)誤原因，并加以改正。 繪制仿真圖形時(shí)，不清楚如何繪制，但經(jīng)過自己研究及詢問同學(xué)，最終將仿真圖形繪出。14、 課程設(shè)計(jì)的體會(huì)、感想、建議經(jīng)過兩周時(shí)間的課程設(shè)計(jì)，我不但學(xué)習(xí)了很多知識(shí)，還鍛煉了自學(xué)能力和獨(dú)立思考解決問題的能力，克服各種困難將題目要求的功能實(shí)現(xiàn)。通過本次的課程設(shè)計(jì)，對(duì)vhdl語(yǔ)言有了初步的了解，掌握了vhdl的算法，并用其進(jìn)行編程，以滿足課程設(shè)計(jì)要求，并且可以熟練地使用maxplus軟件平臺(tái)。由于是初次接觸vhdl語(yǔ)言及maxplus軟件平臺(tái)，開始時(shí)遇