MIPS單周期CPU試驗報告材料

1、實用標(biāo)準(zhǔn)文案計算機(jī)組成原理實驗實驗報告實驗二）學(xué)院名稱： 專業(yè)（班級） ： 學(xué)生姓名： 學(xué) 號 ：精彩文檔實用標(biāo)準(zhǔn)文案時 間 ： 2017 年 11 月 25 日成績實 驗 二 ： 單周期 CPU 設(shè)計與實現(xiàn)一. 實驗?zāi)康?1) 掌握單周期 CPU 數(shù)據(jù)通路圖的構(gòu)成、原理及其設(shè)計方法；(2) 掌握單周期 CPU 的實現(xiàn)方法，代碼實現(xiàn)方法；(3) 認(rèn)識和掌握指令與 CPU 的關(guān)系；(4) 掌握測試單周期 CPU 的方法；(5) 掌握單周期 CPU 的實現(xiàn)方法。實驗內(nèi)容設(shè)計一個單周期的 MIPSCPU ，使其能實現(xiàn)下列指令：= 算術(shù)運算指令1) add rd , rs, rt ( 說明：以助記符表

2、示，是匯編指令；以代碼表示，是機(jī)器指令 )000000rs（5 位 ）rt（5 位 ）rd（5 位 ）reserved功能： rdrs + rt 。reserved 為預(yù)留部分，即未用，一般填“ 0”。2） addi rt , rs , immediate000001rs（5 位 ）rt（5 位 ）immediate （16 位 ）功能： rt rs + （sign-extend） immediate ； immediate 符號擴(kuò)展再參加“加”運算。精彩文檔實用標(biāo)準(zhǔn)文案3） sub rd , rs , rt000010rs（5 位 ）rt（5 位）rd（5 位 ）reserved功能： rd

3、rs - rt= 邏輯運算指令4） ori rt , rs , immediate010000rs（5 位 ）rt（5 位 ）immediate （16 位 ）功能： rt rs | （zero-extend） immediate ； immediate 做“ 0 ”擴(kuò)展再參加“或”運算。（5）and rd , rs , rt010001rs（5 位 ）rt（5 位 ）rd（5 位 ）reserved功能： rdrs & rt ；邏輯與運算。(6)or rd , rs , rt010010rs（5 位 ）rt（5 位 ）rd（5 位 ）reserved功能： rd rs | rt ；邏輯或運算

4、。= 移位指令7） sll rd, rt,sa011000未用rt（5 位 ）rd（5 位 ）sareserved功能： rd rt 比較指令8） slt rd, rs, rt帶符號數(shù)011100rs（5 位 ）rt（5 位 ）rd（5 位 ）reserved功能： if (rs 存儲器讀 / 寫指令精彩文檔實用標(biāo)準(zhǔn)文案9） sw rt , immediate（ rs） 寫存儲器100110rs（5 位 ）rt（5 位）immediate （16 位 ）功能： memoryrs+ （sign-extend）immediatert ； immediate 符號擴(kuò)展再相加。即將 rt 寄存器的內(nèi)容

5、保存到 rs 寄存器內(nèi)容和立即數(shù)符號擴(kuò)展后的數(shù)相加作為地址的內(nèi)存單 元中。10） lw rt , immediate （rs） 讀存儲器100111rs（5 位 ）rt（5 位 ）immediate （16 位 ）功能：rt memoryrs + (sign-extend)immediate ；immediate 符號擴(kuò)展再相加。即讀取 rs 寄存器內(nèi)容和立即數(shù)符號擴(kuò)展后的數(shù)相加作為地址的內(nèi)存單元中的數(shù)，然后保存到 rt 寄存器中。= 分支指令11） beq rs,rt, immediate110000rs（5 位 ）rt（5 位）immediate （16 位 ）功能： if(rs=rt)

6、pc pc + 4 + (sign-extend)immediate 2 else pc pc + 4特別說明： immediate 是從 PC+4 地址開始和轉(zhuǎn)移到的指令之間指令條數(shù) 。 immediate 符號擴(kuò)展之后左移 2 位再相加。 為什么要左移 2 位？由于跳轉(zhuǎn)到的指令地址肯 定是 4 的倍數(shù)(每條指令占 4 個字節(jié))，最低兩位是“ 00 ”，因此將 immediate 放進(jìn)指 令碼中的時候，是右移了 2 位的，也就是以上說的“指令之間指令條數(shù)”。12 ) bne rs,rt, immediate110001rs（5 位 ）rt（5 位 ）immediate功能： if（rs!=r

7、t） pc pc + 4 + （sign-extend）immediate 0) pc pc + 4 + (sign-extend)immediate 跳轉(zhuǎn)指令14 )j addr111000addr27.2= 停機(jī)指令（15）halt11111100000000000000000000000000(26位)功能：停機(jī)；不改變 PC 的值， PC 保持不變。三. 實驗原理1. 時間周期：單周期 CPU 指的是一條指令的執(zhí)行在一個時鐘周期內(nèi)完成，然后開始下一條指令的執(zhí) 行，即一條指令用一個時鐘周期完成。 電平從低到高變化的瞬間稱為時鐘上升沿， 兩個相鄰 時鐘上升沿之間的時間間隔稱為一個時鐘周期。

8、時鐘周期一般也稱振蕩周期（ 如果晶振的輸 出沒有經(jīng)過分頻就直接作為 CPU 的工作時鐘， 則時鐘周期就等于振蕩周期。 若振蕩周期經(jīng)二分頻后形成時 鐘脈沖信號作為 CPU 的工作時鐘，這樣，時鐘周期就是振蕩周期的兩倍。 ）精彩文檔實用標(biāo)準(zhǔn)文案CPU 在處理指令時，一般需要經(jīng)過以下幾個步驟：(1) 取指令 (IF) ：根據(jù)程序計數(shù)器 PC 中的指令地址，從存儲器中取出一條指令，同時， PC 根據(jù)指令字長度自動遞增產(chǎn)生下一條指令所需要的指令地址，但遇到“地址轉(zhuǎn)移”指令 時，則控制器把“轉(zhuǎn)移地址”送入PC，當(dāng)然得到的“地址”需要做些變換才送入PC 。(2) 指令譯碼 (ID )：對取指令操作中得到的指

9、令進(jìn)行分析并譯碼，確定這條指令需要完 成的操作，從而產(chǎn)生相應(yīng)的操作控制信號，用于驅(qū)動執(zhí)行狀態(tài)中的各種操作。(3) 指令執(zhí)行 (EXE)：根據(jù)指令譯碼得到的操作控制信號，具體地執(zhí)行指令動作，然后 轉(zhuǎn)移到結(jié)果寫回狀態(tài)。(4) 存儲器訪問 (MEM )：所有需要訪問存儲器的操作都將在這個步驟中執(zhí)行，該步驟給出存儲器的數(shù)據(jù)地址， 把數(shù)據(jù)寫入到存儲器中數(shù)據(jù)地址所指定的存儲單元或者從存儲器中得 到數(shù)據(jù)地址單元中的數(shù)據(jù)。(5) 結(jié)果寫回 (WB )：指令執(zhí)行的結(jié)果或者訪問存儲器中得到的數(shù)據(jù)寫回相應(yīng)的目的寄 存器中。單周期 CPU ，是在一個時鐘周期內(nèi)完成這五個階段的處理。對于不同的指令，需要執(zhí)行的步驟是不同

10、的，其中取字指令(lw )需要執(zhí)行全部五個步驟。因此， CPU 的時間周期由取字指令決定。2. 指令類型：MIPS 的三種指令類型：精彩文檔實用標(biāo)準(zhǔn)文案其中，op ： 為操作碼；rs ：只讀。為第 1個源操作數(shù)寄存器， 寄存器地址 （編號） 是0000011111 ，001F ；rt ：可讀可寫。為第 2 個源操作數(shù)寄存器，或目的操作數(shù)寄存器，寄存器地址（同上） ；rd ： 只寫。為目的操作數(shù)寄存器，寄存器地址（同上） ；sa ：為位移量（ shift amt ），移位指令用于指定移多少位；funct ：為功能碼，在寄存器類型指令中（ R 類型）用來指定指令的功能與操作碼配合 使用；immed

11、iate ：為 16 位立即數(shù)， 用作無符號的邏輯操作數(shù)、 有符號的算術(shù)操作數(shù)、 數(shù)據(jù)加載（ Load ） / 數(shù)據(jù)保存（ Store ）指令的數(shù)據(jù)地址字節(jié)偏移量和分支指令中相對程序計數(shù)器（ PC）的有符號偏移量；address ： 為地址。精彩文檔實用標(biāo)準(zhǔn)文案op ）確定。在 R在本 CPU設(shè)計中，由于指令的類型較少，所以所有指令均由操作碼（型指令中，功能碼（ funct ）為 000000 。3.控制線路圖與數(shù)據(jù)通路：圖為 CPU 的數(shù)據(jù)通路和必要的控制線路圖， 其中 Ins.Mem 為指令存儲器， Data.Mem為數(shù)據(jù)存儲器。 訪問存儲器時， 先給出內(nèi)存地址， 然后由讀或?qū)懶盘柨刂撇僮?/p>

12、。對于寄存器組，先給出寄存器地址，讀操作時，輸出端就直接輸出相應(yīng)數(shù)據(jù)；而在寫操作時，在 WE使能信號為 1 ，在時鐘邊沿觸發(fā)將數(shù)據(jù)寫入寄存器。4.控制信號：控制信號的作用控制信號名狀態(tài)“ 0 ”狀態(tài)“ 1 ”Reset初始化 PC 為 0PC 接收新地址PCWrePC 不更改，相關(guān)指令： haltPC 更改，相關(guān)指令：除指令 halt 外精彩文檔實用標(biāo)準(zhǔn)文案ALUSrcA來自寄存器堆 data1 輸出，相關(guān)指 令： add 、sub 、addi 、or 、and 、 ori 、beq 、bne 、bgtz 、slt 、sw 、lw來自移位數(shù) sa ，同時，進(jìn)行(zero-extend)sa ，

13、即 270,sa ，相關(guān)指令： sllALUSrcB來自寄存器堆 data2 輸出，相關(guān)指來自 sign 或 zero 擴(kuò)展的立即數(shù)， 相關(guān)令： add 、 sub 、 or 、and 、 sll 、 slt 、指令： addi 、ori 、sw 、lwbeq 、 bne 、 bgtzDBDataSrc來自 ALU 運算結(jié)果的輸出，相關(guān)指來自數(shù)據(jù)存儲器 (Data MEM )的輸出，令：add 、addi 、sub 、ori 、or 、and 、相關(guān)指令： lwslt 、 sllRegWre無寫寄存器組寄存器，相關(guān)指令：寄存器組寫使能，相關(guān)指令： add 、beq 、bne 、bgtz 、sw

14、 、halt 、jaddi 、 sub 、ori 、or 、 and 、slt 、sll 、lw讀指令存儲器 (Ins. Data)InsMemRW寫指令存儲器/RD讀數(shù)據(jù)存儲器，相關(guān)指令： lw輸出高阻態(tài)/WR寫數(shù)據(jù)存儲器，相關(guān)指令： sw無操作RegDst寫寄存器組寄存器的地址，來自 rt寫寄存器組寄存器的地址，來自 rd 字字段，相關(guān)指令： addi 、 ori 、lw段，相關(guān)指令： add 、 sub 、and 、 or 、slt 、 sllExtSel(zero-extend) immediate ( 0 擴(kuò)(sign-extend) immediate ( 符號擴(kuò)展)， 相關(guān)指令：

15、 ori展)，相關(guān)指令： addi 、sw 、lw 、bne 、bne 、 bgtz精彩文檔實用標(biāo)準(zhǔn)文案00：pc pc+4 ，相關(guān)指令： add 、 addi 、sub 、 or 、ori 、and 、 slt 、sll 、sw 、lw 、beq(zero=0) 、bne(zero=1)、bgtz(sign=1 ，或 zero=1) ；01：pc pc+4+(sign-extend) immediate，相關(guān)指令： beq(zero=1) 、PCSrc1.0bne(zero=0) 、 bgtz(sign=0 ， zero=0)；10：pc (pc+4)31.28,addr27.2,0,0，相

16、關(guān)指令： j；11：未用ALUOp2.0ALU 8 種運算功能選擇 (000-111) ，看功能表ALU 功能表ALUOp2.0功能描述000Y = A + B加001Y = A B減010Y = BAB 左移 A 位011Y = A B或100Y = A B與101Y= (AB )?1: 0比較 A 與 B不帶符號110if (AB &(A31 = B31 ) Y = 1;else if ( A31 & !B31)Y = 1;else Y = 0;比較 A 與 B帶符號111Y = A B異或附：本 CPU的指令集并未用到 ALU 的全部功能。5.主要模塊接口說明：Instruction M

17、emory ： 指令存儲器 ，精彩文檔實用標(biāo)準(zhǔn)文案address ，指令存儲器地址輸入端口DataIn ，指令存儲器數(shù)據(jù)輸入端口（指令代碼輸入端口）DataOut ，指令存儲器數(shù)據(jù)輸出端口（指令代碼輸出端口）InsMemRW ，指令存儲器讀寫控制信號，為 0 寫，為 1 讀Data Memory ： 數(shù)據(jù)存儲器 ，address ，數(shù)據(jù)存儲器地址輸入端口DataOut ，數(shù)據(jù)存儲器數(shù)據(jù)輸出端口/RD ，數(shù)據(jù)存儲器讀控制信號，為 0 讀/WR ，數(shù)據(jù)存儲器寫控制信號，為 0 寫Register File ： 寄存器組Read Reg1 ， rs 寄存器地址輸入端口Read Reg2 ， rt 寄

18、存器地址輸入端口Write Reg ，將數(shù)據(jù)寫入的寄存器端口，其地址來源rt 或 rd 字段Write Data ，寫入寄存器的數(shù)據(jù)輸入端口Read Data1 ， rs 寄存器數(shù)據(jù)輸出端口Read Data2 ，rt 寄存器數(shù)據(jù)輸出端口WE ，寫使能信號，為 1 時，在時鐘邊沿觸發(fā)寫入RST，寄存器清零信號，為 0 時寄存器清零ALU ： 算術(shù) 邏輯單元result ， ALU 運算結(jié)果zero ，運算結(jié)果標(biāo)志，結(jié)果為 0 ，則 zero=1 ；否則 zero=0sign ，運算結(jié)果標(biāo)志，結(jié)果最高位為 0，則 sign=0 ，正數(shù)；否則， sign=1 ，負(fù)數(shù)精彩文檔實用標(biāo)準(zhǔn)文案四. 實驗器

19、材電腦一臺， Xilinx Vivado 軟件一套， Basys3 板一塊。五. 實驗過程與結(jié)果1.各個指令對應(yīng)的控制信號指令PCWreALUSrcAALUSrcBDBDataSrcRegWreInsMemRWRDWRRegDstExtSelAdd100011111XAddi1010111101Sub100011111XOri1010111100And100011111XOr100011111XSll110011111XSlt100011111XSw101X0110X1Lw1011110101Beq100X0111X1Bne100X0111X1Bgtz100X0111X1J1XXX0111XX

20、精彩文檔實用標(biāo)準(zhǔn)文案Halt0XXX0111XX控制信號ALUOpAdd000Addi000Sub001Ori011And100Or011Sll010Slt110Sw000Lw000Beq001Bne001Bgtz101J010HaltXXX除異或運算（ 111 ）外， ALU 所有功能均被使用。PCSrc指令00add 、addi 、sub 、or 、ori 、and 、slt 、sll 、sw 、lw 、beq(zero=0) 、bne(zero=1) 、bgtz(sign=1 ，或 zero=1)精彩文檔實用標(biāo)準(zhǔn)文案01beq(zero=1) 、 bne(zero=0) 、bgtz(si

21、gn=0 ， zero=0)10j2.主要模塊代碼及仿真1 )控制單元( control unit )Verilog 代碼：1.module controlUnit(2.input 5:0 opcode,3.input zero,4.input sign,5.output reg PCWre,6.output reg ALUSrcA,7.output reg ALUSrcB,8.output reg DBDataSrc,9.output reg RegWre,10.output reg InsMemRW,11.output reg RD,12.output reg WR,13.output r

22、eg RegDst,14.output reg ExtSel,15.output reg 1:0 PCSrc,16.output reg 2:0 ALUOp17.);18.initial begin19.RD = 1;20.WR = 1;21.RegWre = 0;22.InsMemRW = 0;23.end24.always (opcode) begin25.case (opcode)26.6b000000:begin / add27.PCWre = 1;28.ALUSrcA = 0;29.ALUSrcB = 0;30.DBDataSrc = 0;31.RegWre = 1;32.InsMe

23、mRW = 1;33.RD = 1;精彩文檔6.77.實用標(biāo)準(zhǔn)文案WR = 1;RegDst = 1;ALUOp = 3b000;end 6b000001:begin /addiPCWre = 1;ALUSrcA = 0;ALUSrcB = 1;DBDataSrc = 0;RegWre = 1;InsMemRW = 1;RD = 1;WR =

24、1;RegDst = 0;ExtSel = 1;ALUOp = 3b000; end 6b000010:begin /subPCWre = 1;ALUSrcA = 0;ALUSrcB = 0;DBDataSrc = 0;RegWre = 1;InsMemRW = 1;RD = 1;WR = 1;RegDst = 1;ALUOp = 3b001; end 6b010000:begin / oriPCWre = 1;ALUSrcA = 0;ALUSrcB = 1;DBDataSrc = 0;RegWre = 1;InsMemRW = 1;RD = 1;WR = 1;RegDst = 0;ExtSe

25、l = 0;ALUOp = 3b011; end 6b010001:begin /andPCWre = 1;精彩文檔實用標(biāo)準(zhǔn)文案ALUSrcA = 0;ALUSrcB = 0;DBDataSrc = 0;RegWre = 1;InsMemRW = 1;RD = 1;WR = 1;RegDst = 1;ALUOp = 3b100; end 6b010010:begin / orPCWre = 1;ALUSrcA = 0;ALUSrcB = 0;DBDataSrc = 0;RegWre = 1;InsMemRW = 1;RD = 1;WR = 1;RegDst = 1;ALUOp = 3b011;

26、 end 6b011000:begin /sllPCWre = 1;ALUSrcA = 1;ALUSrcB = 0;DBDataSrc = 0;RegWre = 1;InsMemRW = 1;RD = 1;WR = 1;RegDst = 1;ALUOp = 3b010; end 6b011100:begin /sltPCWre = 1;ALUSrcA = 0;ALUSrcB = 0;DBDataSrc = 0;RegWre = 1;InsMemRW = 1;RD = 1;WR = 1;RegDst = 1;0.91.92

27、.00020.121.精彩文檔實用標(biāo)準(zhǔn)文案64.165.ALUO

28、p = 3b110; end 6b100110:begin /swPCWre = 1;ALUSrcA = 0;ALUSrcB = 1;RegWre = 0;InsMemRW = 1;RD = 1;WR = 0;ExtSel =1;ALUOp = 3b000; end 6b100111:begin /lwPCWre = 1;ALUSrcA = 0;ALUSrcB = 1;DBDataSrc = 1;RegWre = 1;InsMemRW = 1;RD = 0;WR = 1;RegDst = 0;ExtSel = 1;ALUOp = 3b000; end 6b110000:begin /beqPC

29、Wre = 1;ALUSrcA = 0;ALUSrcB = 0;RegWre = 0;InsMemRW = 1;RD = 1;WR = 1;ExtSel = 1;ALUOp = 3b001;end 6b110001:begin /bnePCWre = 1;ALUSrcA = 0;ALUSrcB = 0;RegWre = 0;InsMemRW = 1;RD = 1;精彩文檔93.1

30、00009.實用標(biāo)準(zhǔn)文案WR = 1;ExtSel = 1;ALUOp = 3b001;end6b110010:beginPCWre = 1;ALUSrcA = 0;ALUSrcB = 0;RegWre = 0;InsMemRW = 1;RD = 1;WR = 1;ExtSel = 1;ALUOp = 3b001;end6b111000:begin /jPCWre = 1;RegWre = 0;InsMemRW = 1;RD = 1;WR = 1;ALUOp = 3b010;end

31、6b111111:begin /haltPCWre = 1;RegWre = 0;InsMemRW = 1;RD = 1;WR = 1;enddefault :beginRD = 1;WR = 1;RegWre = 0;InsMemRW = 0;endendcaseendalways(opcode or zero or sign) beginif (opcode = 6b111000) / jPCSrc = 2b10;else if (opcode5:3 = 3b110) begin if (opcode2:0 = 3b000) begin if (zero = 1)精彩文檔實用標(biāo)準(zhǔn)文案210

32、.PCSrc = 2b01;211.else212.PCSrc = 2b00;213.end214.else if (opcode2:0 =3b001) begin215.if (zero = 0)216.PCSrc = 2b01;217.else218.PCSrc = 2b00;219.end220.else begin221.if (zero = 0 & sign= 0)222.PCSrc = 2b01;223.else224.PCSrc = 2b00;225.end226.end227.else begin228.PCSrc = 2b00;229.end230.end231.endmod

33、ule仿真截圖：2 ）程序計數(shù)器（ PC）Verilog 代碼：1. module PC(2. input clk,3. input 31:0 PCin,4. input PCWre,5. input Reset,精彩文檔實用標(biāo)準(zhǔn)文案6.output reg 31:0 PCout7.);8.initial begin9.PCout = 0;10.end11.always(posedge clk) begin12.if (Reset = 0) begin13.PCout = 0;14.end15.else if (PCWre = 0) begin16.PCout = PCout;17.end18

34、.else begin19.PCout = PCin;20.end21.end22.endmodule仿真截圖：( 3 )程序存儲器( instruction memory )Verilog 代碼：1.module IMemory(2.input InsMemRW,3.input 31:0 address,4.5.output reg 31:0 DataOut);6.);reg 7:0 mem 0:127;7.initial begin8.DataOut = 32b111111_0000000_0000000_0000000_00000;9.$readmemb( C:/Users/ACER/D

35、esktop/-p/project_1/rom_data.coe, mem);10.end11.always(address or InsMemRW) begin12.if (InsMemRW = 1) begin13.DataOut31:24 = memaddress;精彩文檔實用標(biāo)準(zhǔn)文案14.DataOut23:16 = memaddress+1;15.DataOut15:8 = memaddress+2;16.DataOut7:0 = memaddress+3;17.end18.end19.endmodule仿真截圖：4 ) ALUVerilog 代碼：1. module ALU(2.

36、input 2:0 ALUopcode,3. input 31:0 rega,4. input 31:0 regb,5. output reg 31:0 result,6. output zero,7. output sign8. );9. assign zero = (result=0)?1:0;10. assign sign = result31;11. always ( ALUopcode or rega or regb ) begin12. case (ALUopcode)13. 3b000 : result = rega + regb;14. 3b001 : result = reg

37、a - regb;15. 3b010 : result = regb rega;16. 3b011 : result = rega | regb;17. 3b100 : result = rega & regb;18. 3b101 : result = (rega regb)?1:0; /不帶符號比較19. 3b110 : begin /帶符號比較20. if (regaregb &( rega31 = 0 & regb31=0) |21. (rega31 = 1 & regb31=1) result = 1;22. else if (rega31 = 0 & regb31=1) result

38、 = 0;23. else if ( rega31 = 1 & regb31=0) result = 1;24. else result = 0;25. end26. 3b111 : result = rega regb;精彩文檔實用標(biāo)準(zhǔn)文案27. endcase28. end29. endmodule仿真截圖：5 ）寄存器堆Verilog 代碼：1.module RegFile(2.input CLK,3.input RST,4.input RegWre,5.input 4:0 ReadReg1,6.input 4:0 ReadReg2,7.input 4:0 WriteReg,8.inpu

39、t 31:0 WriteData,9.output 31:0 ReadData1,10.output 31:0 ReadData211.);12.reg 31:0 regFile1:31; / 寄存器定義必須用 reg 類型13.integer i;14.assign ReadData1 = (ReadReg1 = 0) ? 0 : regFileReadReg1;/ 讀寄存器數(shù)據(jù)15.assign ReadData2 = (ReadReg2 = 0) ? 0 : regFileReadReg2;16.always (negedge CLK) begin / 必須用時鐘邊沿觸發(fā)17.if (R

40、ST=0) begin18.for (i=1;i32;i=i+1)19.regFilei = 0;20.end21.else if (RegWre = 1 & WriteReg != 0) begin22.regFileWriteReg = WriteData;23.end精彩文檔實用標(biāo)準(zhǔn)文案24. end25.26. endmodule仿真截圖：6 )數(shù)據(jù)存儲單元( Data Memory )Verilog 代碼：1.module DataMemory(2.input clk,3.input 31:0 address,4.input RD,5.input WR,6.input 31:0 Da

41、taIn,7.output 31:0 DataOut8.);9.10.reg 7:0 ram0:127;11.integer i;12.initial begin;13.for (i=0;i128;i=i+1)14.rami=0 & address128) begin25.ramaddress = DataIn31:24;26.ramaddress+1 = DataIn23:16;27.ramaddress+2 = DataIn15:8;精彩文檔實用標(biāo)準(zhǔn)文案28. ramaddress+3 = DataIn7:0;29. end30. end31. end32. endmodule仿真截圖：3

42、. 測試程序：測試程序如下：地址匯編程序指令代碼op（6）rs(5)rt(5)rd(5)/immediate (16)16 進(jìn)制數(shù)代碼0x000000addi$1,$0,8000000000000000000 0000 0000 10000401 000811000x000000ori$2,$0,2010000000000010000 0000 0000 00104002 000200040x000000add$3,$2,$10000000010000000011 00000 0000000041 180001080x000000sub$5,$3,$20000100011000100101 00000 0000000862 2800000C0x000000and$4,$5,$20100000011000100100 00000 0000004462 200010100100100010x000000or$8,$4,$2000100001000 00000 0000004882 4000精彩文檔實用標(biāo)準(zhǔn)文案140x000000sll $8,$8,101100000000100