基于VHDL的交通燈數(shù)電課程設(shè)計(jì)報(bào)告綜述

1、湖南大學(xué)電氣與信息工程學(xué)院本科生課程設(shè)計(jì)題目：交通信號(hào)燈控制器設(shè)計(jì)課程：數(shù)字電子技術(shù)課程設(shè)計(jì)專業(yè)：電氣工程及其自動(dòng)化班級(jí)：電自1104學(xué)號(hào)：姓名：指導(dǎo) 老師：蘇娟、何洪英、周冰航、曾文海設(shè)計(jì)時(shí)間：2014.4-5月數(shù)電課程設(shè)計(jì)by ZY目錄1課題概述21.1設(shè)計(jì)任務(wù)及要求21.2設(shè)計(jì)方案32系統(tǒng)模塊劃分和源程序42.1分頻模塊42.2 交通燈控制模塊 52.3 BCD碼轉(zhuǎn)換模塊72.4接口模塊102.5 LCD顯示模塊142.6其他模塊153邏輯原理圖及仿真163.1 邏輯原理圖163.2波形仿真164實(shí)驗(yàn)板下載及運(yùn)行結(jié)果204.1 約束文件204.2可下載的原理圖204.3運(yùn)行效果圖及說(shuō)明

2、215 心得體會(huì)226 答辯老師提問(wèn)237 參考文獻(xiàn)241. 課題概述1.1設(shè)計(jì)任務(wù)及要求1. 運(yùn)用電子技術(shù)基礎(chǔ)數(shù)字部分所學(xué)內(nèi)容，使用Altium designer進(jìn)行設(shè)計(jì)，使用vhdl編寫(xiě)模塊，制作原理圖進(jìn)行仿真，并通過(guò)老師提供的接口模塊下載到Nano board開(kāi)發(fā)板上運(yùn)行；2. 由主干道A和支干道的匯合點(diǎn)形成十字交叉路口 ，在交叉路口的每個(gè)入口處設(shè)置有紅、 綠、黃三色信號(hào)燈。紅燈亮禁止通行；綠燈亮允許通行，黃燈亮則使行駛到路口的車輛有時(shí)間 行駛到禁止線之外；3. 用紅、綠、黃三色發(fā)光二極管作信號(hào)燈,主干道A為東西向,設(shè)紅、綠、黃三色燈為AR、 AG、AY; 支干道B為南北向，設(shè)紅、綠、黃

3、三色燈為 BR、BG、BY;4. 主干道車輛較多，所以亮綠燈的時(shí)間設(shè)為50秒，支干道亮綠燈的時(shí)間設(shè)為 30秒。當(dāng)主干道允許通行亮綠燈時(shí)則支干道亮紅燈；相反，支干道允許通行亮綠燈時(shí)則主干道亮紅燈。每次由綠燈轉(zhuǎn)變?yōu)榧t燈時(shí)，其間要亮5秒的黃燈作為過(guò)渡，以便行駛的車輛有時(shí)間行駛到禁止線 外；5. 交通燈正常運(yùn)行時(shí)，用LCD顯示屏顯示主干道和支干道的倒計(jì)時(shí)時(shí)間，交通燈狀態(tài)。即在LCD上按格式顯示交通燈的2個(gè)2位BCD碼，紅綠黃燈。輸入：EW7.O、SN7.O為東西、 南北向的2個(gè)2位BCD碼，EWRYG2.O、SNRYG2.O東西南北的紅綠燈信號(hào)，順序?yàn)榧t黃綠；6. 具有一定的擴(kuò)展功能，它能實(shí)現(xiàn)特殊狀態(tài)

4、的功能顯示，用開(kāi)關(guān)S作為特殊信號(hào)傳感器，S為1時(shí)進(jìn)入特殊狀態(tài)并實(shí)現(xiàn)下列特殊狀態(tài)功能：(1) 顯示器數(shù)字部分閃爍，即在全 0和當(dāng)前計(jì)時(shí)時(shí)間中交替顯示；(2) 計(jì)數(shù)器停止計(jì)數(shù)并保持原來(lái)的時(shí)間數(shù)據(jù)；(3) 東西，南北方向的三色燈全顯紅色狀態(tài)；(4) 特殊狀態(tài)解除后能繼續(xù)返回正常工作狀態(tài)。LCD顯示屏顯示格式如下：EWSNR35G2501234561S9ABCDEF1.2設(shè)計(jì)方案狀態(tài)圖如下：真值表如下，時(shí)間在0-90S循環(huán):時(shí)間（S）EWSNRYGRYG0-5000110051-5501010056-8510000186-90100010總體方案:所要設(shè)計(jì)的紅綠燈 EW SN方向各有紅、黃、綠三種燈，

5、兩路口時(shí)間不相同，紅燈直接切 換為綠燈，綠燈則需要先亮5秒黃燈再變?yōu)榧t燈。根據(jù)設(shè)計(jì)要求，除了需要正確的點(diǎn)亮燈以外， 還需要將計(jì)時(shí)的數(shù)轉(zhuǎn)換為8421碼送入LCD顯示屏顯示為數(shù)字，另外由于需要紅綠燈有保持顯 示和閃爍功能。綜上，本人決定把控制器分為以下幾個(gè)模塊：分頻器、交通燈控制模塊、BCD轉(zhuǎn)換模塊。其中閃爍功能本人決定通過(guò)控制器的一個(gè)特定輸出控制一個(gè)一分頻（即為分頻）的分頻器的使能端來(lái)控制閃爍。2. 模塊劃分和源程序2.1分頻模塊本次設(shè)計(jì)輸入的脈沖為10MHz而紅綠燈控制器的計(jì)數(shù)要求一秒變換一次，即需要得到1Hz的脈沖。因此經(jīng)計(jì)算需要分頻5000000次。模塊如下，其中10MHz脈沖從clkin

6、輸入，分頻后 輸出為clkout。U dMderldhiderl ATid clkiiiclkout I )VHDLENTITY: dndderl源代碼如下:library ieee ;use ieee . std_logic_1164 en tity divider1 is port clkout:end divider1;architecture(clki n:inoutstd_logicstdo gic）；-時(shí)鐘信號(hào)輸入-時(shí)鐘信號(hào)輸出arcdivider1of dividedissig nalsig nal begin process beginif risin g_edge(clk i

7、n)if (data=5000000) then data=0;Q= not Q;elsein tegerrangeQ: std_logic :=0;data:(clki n)0 to 5000000;the n-想要的分頻比data=data+1; end if ;end if ; clkout=Q; end process ;end arcdivider1;另外由于需要實(shí)現(xiàn)閃爍功能，因此通過(guò)控制器的一個(gè)特定輸出控制一個(gè)一分頻 （即為分頻） 的分頻器的使能端來(lái)控制閃爍。其中輸入為分頻后的 1Hz脈沖，en為使能信號(hào)，由燈控制器 的flash輸出口輸入en （后面會(huì)詳細(xì)說(shuō)明），若en為1,輸出

8、為1Hz脈沖。U clklCLKlATid31VHDLENTITY: clkl源代碼如下：library ieee ;.all ;std_logic ;-時(shí)鐘信號(hào)輸入std_logic );-時(shí)鐘信號(hào)輸出en tityclk1isport(clk in ,e n:inclkout:outuse ieee . std_logic_1164 end clkl;architecture arcclk1 of clk1 issignal Q: std_logic:=O：beginprocess (clk in)beginifrisin g_edge(clk in)the nif en=0thenQ=0

9、：elseQ= not Q;end if ;end if ;clkout=Q;end process ;end arcclk1;2.2交通燈控制模塊本次設(shè)計(jì)的核心模塊，控制器的作用是通過(guò)一個(gè)變量在 0-90間進(jìn)行循環(huán)計(jì)數(shù)，在clock 輸入的脈沖作用下，每一個(gè)上升沿計(jì)數(shù)值加 1，同時(shí)numa7.O ，numb7.O分別輸出東西、 南北向的倒計(jì)時(shí)值。當(dāng)計(jì)數(shù)為不同的區(qū)間時(shí)，EWRYG2.O, SNRYG2.O輸出紅綠燈代表的數(shù)字。若reset為1,紅綠燈重新開(kāi)始計(jì)數(shù)，即從東西向?yàn)榫G燈，南北向?yàn)榧t燈開(kāi)始。若hold為 1,輸出 numa7.O，numb7.O保持不變，EWRYG2.O, SNRYG2

10、.O輸出為 4 （紅燈） flash為1,通過(guò)一個(gè)分頻器的使能讓 BCD專換模塊在0和當(dāng)前數(shù)值之間變化，從而達(dá)到閃爍 的效果。U controDercontroller. VTidclockEWRYG2.SNRYG2+.O nuina7.O numb70flash |；VHDLENTITY: controller源代碼如下:library ieee ;use ieee . std_logic_1164 use ieee . std_logic_unsigned en titycon trollerisport ( clock,reset,hold:flash:out.all ;.allin s

11、td_logicnuma,nu mb:EWRYG,SNRYG :std_logic ;out STD_LOGIC_VECTOR (7STD LOGIC VECTORoutDOWNTC0); (2 DOWNTO0);end controller; architecturearcc on trollerof controllerissig nalcountnum:in tegerbegin process (clock) begin if reset=1range 0 to 90:=0;the ncountnum=0;elsif risin g_edgeif hold=1(clock)the nt

12、he nflash=1;elseflash=0;if countnum=89the ncountnum=0; elsecountnum =co untnu m+1; end if ;end if ;end if ;end process ;process (clock)beginif risin g_edge(clock)the nif hold=1the nEWRYG=100;SNRYG=100;elseif countnum =49the n-49nu ma=00110010-cou ntn um;EWRYG=001;elsifcountnum =54the n-54numa=001101

13、11-cou ntnum;EWRYG=010;elsenuma=01011010-cou ntnum;EWRYG=100;end if ;if countnum =54the n-54numb=00110111-cou ntnum;SNRYG=100;elsifcountnum =84the n-84nu mb=01010101-cou ntn um;SNRYG=001;elsenumb=01011010-cou ntnum;SNRYG=010;end if ;end if ;end if ;end process ;end arccontroller;2.3 BCD碼轉(zhuǎn)換模塊需要將控制器輸出

14、的numa7.O ,numb7.O轉(zhuǎn)換為8421碼送入LCD顯示屏顯示為數(shù)字，由于vhdl語(yǔ)言的功能和實(shí)驗(yàn)所用板的限制，本人目前未找到用算式可以正確、及時(shí)轉(zhuǎn)化BCD碼并能成功下載到板子的源程序，只能運(yùn)用case語(yǔ)句窮舉。輸入為七位二進(jìn)制，輸出為轉(zhuǎn)換好的BCD碼，reset為1時(shí)，輸出為0。U_tobcd TOBCDATidXTIDLENTITY: tobcd源代碼如下：library ieeeuse ieee . std_logic_1164.alluse ieee . std_logic_unsigned. allentity TOBCD isport (D: in STD_LOGIC_VE

15、CTOR (7 DOWNTC0);reset:in std_logic ;SEG:out STD_LOGIC_VECTOR (7 DOWNTO0);end TOBCD;architectureARCTOBCD of TOBCD isbeginprocess (reset,D)beginif reset=1the nSEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SE

16、G SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG EW7.,0二 EWRYG20 n R=SN7.,0二 SNRYG2.OVHDLENTITY： jtdlcd源代碼如下：-File name JTDLCD -目的：在LCD上按格式顯示交通燈的2個(gè)2位BCD碼，紅綠黃燈-編程 周冰航2008年11月-輸入：EW7.0、SN7.0東西、南北向的2個(gè)2位BCD碼-EWRYG2.0、SNRYG2.0東西南北的紅綠燈信號(hào)，順序?yàn)榧t黃綠-CPIN 時(shí)鐘脈沖輸入 按10MHz設(shè)計(jì)

17、；復(fù)位R-注意：每個(gè)總線形式的輸入均為L(zhǎng)OGIC_VECTOR形式，因此，相應(yīng)電路的輸出要定義為L(zhǎng)OGIC -VECTOR 形式，整型形式不能使用。LIBRARY IEEE ;USE IEEE . STD_LOGIC_1164 . ALL;USE IEEE . STD_LOGIC_UNSIGNED . ALL ;en tity JTDLCD isport (CPINRBUSY :IN STD_LOGIC ;EW,SN :IN STD_LOGIC_VECTOR (7 DOWNTO0);EWRYG,SNRYG :IN STD_LOGIC_VECTOR (2 DOWNTO0);CLK,RST,STR

18、OBE,OUTLINE :OUT STD_LOGIC ;DATA :OUT STD_LOGIC_VECTOR (7 DOWNTO0);ADDR :);OUT STD_LOGIC_VECTOR (3 DOWNTO0)end en tityarchitectureJGT of JTDLCD isTYPE STATES IS (S0,S1,S2,S3,S4);SIGNAL S: STATES;SIGNAL LCDPT :INTEGER RANGE 0 TO 10;SIGNAL CPCT :INTEGER RANGE0 TO 65535;SIGNAL CP: STD_LOGIC ;SIGNAL ASC

19、EW,ASCSN :STD_LOGIC_VECTOR (7 DOWNTO0);beginPROCESS(CPIN,R) BEGINCLK=CPIN;IF R=1 THENCPCT=65535;ELSIF CPIN=1 AND CPIN EVENT THENIF CPCT=0 THENCPCT=65535;CP=NOT CP;ELSECPCTS2-:Y:轉(zhuǎn) S3-;N; NULL-S2: 給出STROBE信號(hào)。轉(zhuǎn)S1-S1,S2 完成初始化固定顯示的功能PROCESS(CP,R)BEGINIF R=1 THENS=S0;LCDPT=0;RST S=S1;LCDPT=0;RST RST=0;STR

20、OBE=0：IF BUSY=O THENLCDPT=LCDPT+1;IF LCDPT=5 THENS=S3;ELSES S=S1;STR0BE STROBE=0：IF BUSY=0 THENIF LCDPT=10 THENLCDPT=5;ELSELCDPT=LCDPT+1;END IF ;S STROBE=1;S NULL;END CASE;END IF ;END PROCESS;-選擇輸出進(jìn)程(LCDPT)-LCDPT=0,NULL-=14顯示 EW SN E 45H,5 W57H,6 S53H,9 N4EH,10PROCESS(LCDPT)BEGINCASE LCDPT ISWHEN0 =

21、 NULL;WHEN1= DATA=01000101;ADDR=0101;OUTLINE DATA=01010111;ADDR=0110;OUTLINE DATA=01010011;ADDR=1001;OUTLINE DATA=01001110;ADDR=1010;OUTLINEDATA=0011&EW(7DOWNTC4);ADDR=0101;OUTLINEDATA=0011&EW(3DOWNTC0);ADDR=0110;OUTLINEDATA=ASCEW;ADDR=0100;OUTLINEDATA=0011&SN(7DOWNTC4);ADDR=1001;OUTLINEDATA=0011&SN

22、(3DOWNTC0);ADDR=1010;OUTLINEDATA=ASCSN;ADDR=1000;OUTLINE NULL;END CASE;END PROCESS;PROCESS(EWRYG)BEGINCASE EWRYG ISWHEN100 = ASCEW ASCEW ASCEW NULL;END CASE;END PROCESS;PROCESS(SNRYG)BEGINCASE SNRYG ISWHEN100 = ASCSN ASCSN ASCSN NULL;END CASE;END PROCESS;end architecture JGT;2.5 LCD顯示模塊顯示模塊在FPGA Na

23、noBoard Port-Plugi n.l ntLib庫(kù)中，作用是接受前面用戶自己的邏輯單 元送來(lái)的ASCII碼數(shù)據(jù)和控制信號(hào)，然后與外部的 LCD顯示器通訊，顯示相應(yīng)字符。數(shù)據(jù)總 線使用輸入輸出分離模式，IP核后面需要增加雙向BUF控制單元（U8）。LCD控制器端口說(shuō) 明如下：用戶控制邏輯接口：CLK :控制器工作時(shí)鐘，上升沿有效RST:復(fù)位信號(hào)，高電平有效DATA7.O : ASCII 碼數(shù)據(jù)總線ADDR3.O:字符在LCD屏幕上的地址（共兩行，每行16個(gè)字符）LINE : LCD屏幕上的行選擇信號(hào)BUSY:控制器忙信號(hào)STROBE:數(shù)據(jù)輸入有效使能LCD顯示器接口：LCD_E: LCD

24、顯示器使能LCD_RW: LCD讀寫(xiě)方向控制9LCD_RS: LCD命令，數(shù)據(jù)選擇LCD_DATA_TRI : LCD數(shù)據(jù)高阻態(tài)控制LCD_DATAO : LCD數(shù)據(jù)輸出總線LCD_DATAI : LCD數(shù)據(jù)輸入總線實(shí)際上用戶只需關(guān)心用戶控制邏輯接口的控制操作，至于LCD顯示器接口，是由該IP核自動(dòng)控制的，用戶不許干涉。控制器工作原理如下：A控制器復(fù)位當(dāng)RST信號(hào)有效時(shí)（高電平），控制器進(jìn)入LCD復(fù)位與初始化操作，此時(shí)，BUSY信號(hào) 持續(xù)高電平，表示控制器忙，LCD不能進(jìn)行用戶請(qǐng)求的操作。RST信號(hào)由高變低后的大約80us之后，LCD控制器初始化完成，可以響應(yīng)用戶的操作請(qǐng) 求，此時(shí)，BUSY信

25、號(hào)變低。LCD處于顯示模式。B字符顯示上電后的LCD必須初始化一次，之后LCD控制器停留于“ WAIT FOR DATA ”狀態(tài)。在 用戶向LCD控制器申請(qǐng)字符顯示操作時(shí)，ADDR、DATA、LINE信號(hào)必須保持穩(wěn)定，同時(shí)使 用STROBE信號(hào)觸發(fā)顯示操作。具體步驟如下：表示字符顯示位置的4bit地址信號(hào)加載到ADDR信號(hào)線上；表示字符顯示行號(hào)的1bit選擇信號(hào)加載到LINE信號(hào)線上；字符ASCII編碼加載到DATA總線上并保持穩(wěn)定；用戶送入STROBE的有效電平，LCD控制器進(jìn)入與LCD顯示器通訊的過(guò)程，顯示相應(yīng)地 址和行位置的ASCII碼對(duì)應(yīng)字符，同時(shí)BUSY信號(hào)變?yōu)楦唠娖?，表示控制器忙?/p>

26、此時(shí)，用戶需要等待寸。一定時(shí)間后，LCD字符顯示穩(wěn)定，BUSY信號(hào)變?yōu)榈碗娖?，等待用戶下一次操作申?qǐng)。如此循環(huán)U2CLKRST CLKRSTDATA?.J|ADDRILINErDATA7.OADDR3.OLINEBUSY STROBELCD_ELCD_Rfl-PLCD1.RSLCD_DATA_TR1Lt D_DATA07.OljCD_nATAI7.OLCDliXlALIGI1J.11E1=LCD R.WLCD_L1GHT LCD Eita：. LCD_DB7.D)G21ey 1 PEE占F21,G22,G21 ;G 1 &.K20;K22JC211222.6其他模塊其他模塊包括撥盤開(kāi)關(guān)和脈沖輸

27、入CLKAll3. 邏輯原理圖及仿真3.1邏輯原理圖邏輯原理圖為了通過(guò)仿真驗(yàn)證自己所編模塊是否正確，這里未驗(yàn)證resetU caairlxT燈IDLEETY: tabcd3.2波形仿真1. 從原理圖創(chuàng)建VHDL程序。電路圖畫(huà)好后保存，選擇：DesignNetlist For Doucoument VHDL File，然后在彈出的對(duì)話框中，鉤選“ Gen erate mutiple VHDL files ”和“轉(zhuǎn)換參數(shù)為屬 性”兩項(xiàng)。產(chǎn)生的VHDL文件保存在系統(tǒng)自動(dòng)建立的項(xiàng)目中子文件夾“ Gen erated中。2. 創(chuàng)建VHDL測(cè)試平臺(tái)。將上述創(chuàng)建的VHDL文件打開(kāi)，使其處于當(dāng)前窗口，選擇:D

28、esign Create VHDL Testbench系統(tǒng)自動(dòng)創(chuàng)建一個(gè)VHDTST類型的測(cè)試平臺(tái)文件。3. 在 vhdtst文件中寫(xiě)入如下(改寫(xiě) process之中的內(nèi)容，用 5ns脈沖)：-VHDL Testbe nch for fpga_project1-2014 5 13 21 32 53-Created by EditVHDL-Copyright (c) 2002 Altium LimitedLibraryIEEE ;UseIEEE . std_logic_1164.all ;UseIEEE . stdogic_textio.allUseSTD. textio . all ;en ti

29、ty Testfpga_project1isend Testfpga_project1;architecture stimulus of Testfpga_project1isfile RESULTS: TEXT openWRITE._MODEis results.txtprocedureWRITE_RESULTS(CLK:std_logic;EWRYG:std_logic_vector(2dow nto0);HOLD:std_logic;SEGA:stdo gic_vector(7dow nto0);SEGB:stdo gic_vector(7dow nto0);SNRYG:isstd_lo

30、gic_vector(2dow nto0)variablel_out :line ;beginwrite(l_out,now,right ,15);write(l_out, CLK,right ,2);write(l_out, EWRYG,right,4);write(l_out, HOLD,right,2);write(l_out, SEGA,right,9);write(l_out, SEGB,right,9);write(l_out, SNRYG,right,4);writeline (RESULTS, l_out); end procedure ;comp onent fpga_pro

31、ject1port (CLK:instdo gic;EWRYG:out std_logic_vectorHOLD:in std_logic ;SEGA:out std_logic_vectorSEGB:out std_logic_vectorSNRYG:out std_logic_vector(2 dow nto 0);(7 dow nto 0);(7 dow nto 0);(2 dow nto 0);end comp onentsig nalEWRYG:std_logic_vector(2dow nto0);sig nalHOLD:std_logic;sig nalSEGA:stdo gic

32、_vector(7dow nto0);sig nalSEGB:stdo gic_vector(7dow nto0);sig nalCLK: std_logicsig nalSNRYG: stdo gic_vector(2 dow nto 0);beginDUT:fpga_project1port map (CLK = CLK,EWRYG = EWRYG,HOLD = HOLD,SEGA = SEGA,SEGB = SEGB,SNRYG = SNRYG);STIMULUS0:processbegin-in sert stimulus herehold = 0;waitfor 150 ns;hol

33、d = 1;waitfor 50 ns ;hold = 0;wait ;end process ;CLK2:processbeginCLK = 0;waitfor 5 ns ;CLK 222Q43凹 sese413 X2 XSl JffiO 浙 9 X4 Xi7 X4S X4-5 .x.4-4 X13 X42 抽 1h xdo joojm爍 xjs畑4HOLD1ri&OLK1TTTJ-LJ-LTTTTJ-LrLrLrLrLrLrLTTTTTTTT-nLnLnLnLnLTTJ-LnLrLr0 EWFTO11國(guó) SEGA142田 SNRY54 3SEGEI13皿旳煩滋 Z2E XT X25 沁畑

34、X22 X21 湖乂1B 紂；乂怖幻 勸4 幻3 幻2 幼1 X1Q 畑畑畑誡HOLD0BCLK1-TTTTTTTTTTTTTJ-LTTTTTTTTTT_rT_n_n_rT_rT_rT_rL_rT_rT_rT_rL_rL_rT_rQ EWHYG04Z)1B SEGA24MnrSS刪瀚 x3x3t idb 廳曲冊(cè)涵 x2fe 魁也 x2i力i x?b浙廠VI& xl7 xlt X15 刑13 濃 Xil、2B SNRW1Z3Z4B SBjBHOLDn Q5ixsa)grgBgr5rg5x?r)gr)grjogaxirxirxiK7rxirxirxi3xiFxrixiToa5xiirXFrx)5a

35、KlaJ-LTLrLTTTTTTTTTTTTTLnLJLJ-LrTTTTTTTTm-rLrLnLnLrLrLrLJr0宙 EWRY1G1：1國(guó) SBGA47mnjgro廠xw 飆Fas 紳飛聘 xExbo 溝9 畑 畑 畑 45 ; 超耳試?yán)?xq 熬0 述9 汨a xr 爍 X35 或2田 SNRYG4X3X3-3田 SEGB2D5 XDJ MQJ M2 刈一 X&5 XCj XD3 XD2 XD1 X55 S4XB2 X51X50 X帖 X4E X47KiS XaJ 也 3 謝2 XJ1 XdO X34 JHOLD0f|CLK1_TTTTTTTTTTTTTTTJ_LJ_LTTTTJ_LJ_

36、LJ_LJ_LJ_Ln_TT_n_n_rT_rT_n_n_rLr4. 實(shí)驗(yàn)板下載及運(yùn)亍結(jié)果4.1約束文件在下載時(shí)選擇 NB1_6_XC3S1000-FG456.Constrain。4.2可下載的原理圖丄 II JI IL JL JI 1闔嚴(yán)I唯尸彥MWHQ詡i.Li層尸U斗IZlAjx =1 -.s-J4.3運(yùn)行效果圖及說(shuō)明撥動(dòng)撥盤開(kāi)關(guān)04,顯示器重新開(kāi)始顯示，撥動(dòng)撥盤開(kāi)關(guān) 05,顯示器中的數(shù)字在0和當(dāng)前 數(shù)字之間閃爍，SN, EW均顯示為R。5. 心得體會(huì)在兩個(gè)多星期課程設(shè)計(jì)的時(shí)間中，我受益匪淺。在這里首先感謝周冰航老師和曾文海老師 的細(xì)心指導(dǎo)和認(rèn)真負(fù)責(zé)，以及提供各類資料的老師和網(wǎng)友們，幫我

37、們解決了制作過(guò)程中的許多 困難。這次選擇的課題是紅綠燈，相對(duì)其他課題而言較簡(jiǎn)單，但是看似簡(jiǎn)單其中卻蘊(yùn)含著很多 細(xì)節(jié)需要去注意。對(duì)于我來(lái)說(shuō)，VHDL是一種全新的語(yǔ)言，在設(shè)計(jì)的過(guò)程中，也是一個(gè)不斷的 學(xué)習(xí)的過(guò)程，由于時(shí)間和水平所限，這次設(shè)計(jì)還有更多的功能可以去完善。通過(guò)本次課程設(shè)計(jì)，我們學(xué)習(xí)了許多寶貴的編程和設(shè)計(jì)經(jīng)驗(yàn)：首先，把我們掌握的理論運(yùn) 用于實(shí)踐，并且靈活運(yùn)用，在這其中深刻認(rèn)識(shí)到了牢固掌握知識(shí)和靈活運(yùn)用知識(shí)的重要性；其次，對(duì)于一個(gè)新的編程語(yǔ)言和編程環(huán)境，必須去適應(yīng)其格式和約束，不然會(huì)變得很被動(dòng)。而要 實(shí)現(xiàn)這一點(diǎn)，需要不斷的去練習(xí)和嘗試。這次設(shè)計(jì)中，我一開(kāi)始用了 conv語(yǔ)句轉(zhuǎn)化數(shù)字成BCD 碼，但是卻無(wú)法下載到實(shí)驗(yàn)板，無(wú)法解決只能更改算法重新編寫(xiě)。再次編寫(xiě)的過(guò)程中，我嘗試 用循環(huán)轉(zhuǎn)換BCD碼，但是開(kāi)發(fā)環(huán)境和 VHDL的限制對(duì)循環(huán)支持不是很好，導(dǎo)致一次運(yùn)算需要一 次脈沖的時(shí)間，轉(zhuǎn)換需要多個(gè)脈沖，依然無(wú)法