基于FPGA的簡易數(shù)字存儲示波器設(shè)計(jì)

1、基于fpga的簡易數(shù)字存儲示波器設(shè)計(jì)時間： 來源：電子科技 作者：* 淮海工學(xué)院0 引言 高速數(shù)字化采集技術(shù)和fpga技術(shù)的發(fā)展已經(jīng)對傳統(tǒng)測試儀器產(chǎn)生了深刻的影響。數(shù)字存儲示波器(ds0)是模擬示波器技術(shù)、數(shù)字化測量技術(shù)、計(jì)算機(jī)技術(shù)的綜合產(chǎn)物，他主要以微處理器、數(shù)字存儲器、ad轉(zhuǎn)換器和da轉(zhuǎn)換器為核心，輸入信號首先經(jīng)ad轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字信號，然后存儲在ram中，需要時再將ram中的內(nèi)容讀出，經(jīng)da轉(zhuǎn)換器恢復(fù)為模擬信號顯示在示波器上，或者通過接口與計(jì)算機(jī)相連對存儲的信號作進(jìn)一步處理，這樣可大大改進(jìn)顯示特性，增強(qiáng)功能，便于控制和智能化。這種dso中看到的波形是由采集到的數(shù)據(jù)經(jīng)過重構(gòu)后得到的波形，而

2、不是加到輸入端上信號的波形。本文采用基于fpga的方式進(jìn)行數(shù)據(jù)采集、數(shù)據(jù)處理等功能的設(shè)計(jì)。這種設(shè)計(jì)方案在高速數(shù)據(jù)采集上具有很多優(yōu)點(diǎn)，如體積小、功耗低、時鐘頻率高、內(nèi)部延時小、全部控制邏輯由硬件完成等，另外編程配置靈活、開發(fā)周期短、利用硬件描述語言來編程，可實(shí)現(xiàn)程序的并行執(zhí)行，這將會大大提高系統(tǒng)的性能，有利于在系統(tǒng)設(shè)計(jì)和現(xiàn)場運(yùn)行后對系統(tǒng)進(jìn)行修改、調(diào)試、升級等。1 系統(tǒng)實(shí)現(xiàn)方案 根據(jù)設(shè)計(jì)指標(biāo)要求，基于fpga的系統(tǒng)結(jié)構(gòu)如圖1所示，主要由模數(shù)轉(zhuǎn)換、數(shù)模轉(zhuǎn)換、fpga數(shù)據(jù)處理、數(shù)據(jù)存儲四部分組成。由垂直分辨率大于或等于32點(diǎn)div可知ad、da轉(zhuǎn)換器至少8位，系統(tǒng)選用ad976(16位ad轉(zhuǎn)換器)和a

3、d669(16位da轉(zhuǎn)換器)，由于受plc i0口數(shù)量的影響，ad976和da669使用其中13位，ram選hm6264(64k)，時鐘采用125khz，plc選用epfl0k10lc84一3。模擬信號通過ad轉(zhuǎn)換器將信號輸入給fpga，fpga根據(jù)相關(guān)指令進(jìn)行數(shù)據(jù)存儲至ram或?qū)?shù)據(jù)從ram讀出送給da轉(zhuǎn)換器轉(zhuǎn)換成模擬信號輸出。 2 系統(tǒng)主要電路 系統(tǒng)中fpga數(shù)據(jù)處理模塊將ad輸入、ram數(shù)據(jù)存儲和da輸出連接在一起，實(shí)現(xiàn)信號的傳遞、存儲等控制。輸入電路中ad轉(zhuǎn)換芯片選用ad公司的ad976，它是16位高速，高精度ad轉(zhuǎn)換器，最大采集率為100ksps，輸入信號范圍為一10+10v，rc為

4、讀數(shù)轉(zhuǎn)換控制端，cs為片選端，電路連接如圖2所示。 數(shù)據(jù)存儲器hm6264是64k的靜態(tài)sram，8位i0公共輸入出線，13位地址線，三態(tài)輸出。地址有效條件是csl=0，cs2=lnwe=0，oe=1執(zhí)行寫操作；we=1，oe=o執(zhí)行讀操作。電路連接如圖3所示。 輸出電路中da轉(zhuǎn)換芯片ad669也是ad公司推出的16位高速，高精度da轉(zhuǎn)換器，具有高性價比，電路連接如圖4所示。 3 fpga程序設(shè)計(jì) 此部分實(shí)現(xiàn)的主要的功能是將ad轉(zhuǎn)換后的數(shù)據(jù)經(jīng)fpga控制寫入ram及將數(shù)據(jù)從ram讀出經(jīng)fpga輸出給da轉(zhuǎn)換器，頂層原理圖如圖5所示。外圍主要接口端功能為：a153為數(shù)據(jù)輸入端，clk4m為時鐘信

5、號端，tongin為觸發(fā)端口，cs、rc、we、oe為片選、轉(zhuǎn)換、讀寫控制端，rami、ramo、aa為存儲器io端、地址端，qq為數(shù)據(jù)輸出端。 其中模塊chana實(shí)現(xiàn)的功能是對數(shù)據(jù)的最高位取反，因?yàn)閍d976最高位“l(fā)”表示負(fù)電平，而ad669最高位“1”表示高電平；模塊intrd在en為“1”，信號上升沿過零點(diǎn)時，q輸出為“l(fā)”，直到完成對存儲器的寫操作為止；模塊signd是整個程序的核心部分，主要功能是為存儲器和lad976提供控制信號，啟動ad轉(zhuǎn)換，對存儲器進(jìn)行寫操作和讀操作；模塊san在對存儲器由寫操作轉(zhuǎn)變?yōu)樽x操作后，將存儲器的數(shù)據(jù)輸出變?yōu)楦咦钁B(tài)，不妨礙存儲器數(shù)據(jù)的正常讀入；模塊tong端口a外接開關(guān)，按下時低電平，起同步作用。仿真結(jié)果如圖6，(a)為寫操作時的仿真波形；(b)為讀操作時的仿真波形。當(dāng)運(yùn)行在寫操作時，qq無輸出，如圖6(a)所示，實(shí)現(xiàn)存儲功能，讀操作時，qq輸出，由于模塊chana的存在，qq輸出的數(shù)據(jù)要對a輸入的數(shù)據(jù)首位取反，即a輸入是0101，qq輸出是1101，如圖6(b)所示，仿真結(jié)果正確。 4 結(jié)語 本文以plc器件為控制核心，通過附加一定的外電路及普通示波器構(gòu)成簡易數(shù)字存儲器，使普通示波器具有波形數(shù)字存儲的功能。其中以fpga為主部件的控制部分采用vhdl語言，按模塊化方式進(jìn)行設(shè)計(jì)，并將各模塊集