第5章 組合電路的自動化設(shè)計與分析

1、第第5 5章章 組合電路的自動化設(shè)計與組合電路的自動化設(shè)計與 分析分析 5.1 5.1 手工數(shù)字技術(shù)存在的問題手工數(shù)字技術(shù)存在的問題 1.低速。低速。 2.設(shè)計規(guī)模小。設(shè)計規(guī)模小。 3.分析技術(shù)無法適應(yīng)需要。分析技術(shù)無法適應(yīng)需要。 4. 設(shè)計效率低成本高。設(shè)計效率低成本高。 5.可靠性低?？煽啃缘?。 6.體積大功耗大。體積大功耗大。 7.功能有限。功能有限。 8.無法實現(xiàn)功能升級。無法實現(xiàn)功能升級。 9. 知識產(chǎn)權(quán)不易保護(hù)。知識產(chǎn)權(quán)不易保護(hù)。 問問 題題 5.2 5.2 數(shù)字技術(shù)自動設(shè)計與分析流程數(shù)字技術(shù)自動設(shè)計與分析流程 5.2.1 設(shè)計輸入方式設(shè)計輸入方式 5.2 5.2 數(shù)字技術(shù)自動設(shè)計

2、與分析流程數(shù)字技術(shù)自動設(shè)計與分析流程 5.2.2 硬件描述語言硬件描述語言 5.2.3 邏輯綜合邏輯綜合 5.2 5.2 數(shù)字技術(shù)自動設(shè)計與分析流程數(shù)字技術(shù)自動設(shè)計與分析流程 5.2.4 適配適配 5.2.5 時序仿真與功能仿真時序仿真與功能仿真 5.2.6 編程下載與硬件測試編程下載與硬件測試 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.3.1 QuartusII軟件簡介軟件簡介 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.3.2 電路原理圖編輯輸入電路原理圖編輯輸入 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.3

3、.2 電路原理圖編輯輸入電路原理圖編輯輸入 （1）新建一個文件夾。）新建一個文件夾。 （2）打開原理圖編輯窗。）打開原理圖編輯窗。 （3）文件存盤。）文件存盤。 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.3.3 創(chuàng)建工程創(chuàng)建工程 （1）打開建立新工程管理窗。）打開建立新工程管理窗。 （2）將設(shè)計文件加入工程中。）將設(shè)計文件加入工程中。 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.3.3 創(chuàng)建工程創(chuàng)建工程 （3）選擇目標(biāo)芯片。）選擇目標(biāo)芯片。 （4）工具設(shè)置。）工具設(shè)置。 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.

4、3.3 創(chuàng)建工程創(chuàng)建工程 （5）結(jié)束設(shè)置。）結(jié)束設(shè)置。 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.3.3 創(chuàng)建工程創(chuàng)建工程 （6）編輯構(gòu)建電路圖。）編輯構(gòu)建電路圖。 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.3.4 功能簡要分析功能簡要分析 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.3.5 編譯前設(shè)置編譯前設(shè)置 （1）選擇）選擇FPGA目標(biāo)芯片。目標(biāo)芯片。 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.3.5 編譯前設(shè)置編譯前設(shè)置 （2）選擇配置器件的工作方式。）選擇配置器件的工作方式。

5、 （3）選擇配置器件和編程方式。）選擇配置器件和編程方式。 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.3.5 編譯前設(shè)置編譯前設(shè)置 （4）雙功能輸入輸出端口設(shè)置。）雙功能輸入輸出端口設(shè)置。 （5）選擇目標(biāo)器件閑置引腳的狀態(tài)。）選擇目標(biāo)器件閑置引腳的狀態(tài)。 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.3.6 全程編譯全程編譯 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.3.7 時序仿真測試電路功能時序仿真測試電路功能 （1）打開波形編輯器。）打開波形編輯器。 （2）設(shè)置仿真時間區(qū)域。）設(shè)置仿真時間區(qū)域。 （3）波形文

6、件存盤。）波形文件存盤。 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.3.7 時序仿真測試電路功能時序仿真測試電路功能 （4）將工程）將工程top的端口信號名選入波形編輯器中。的端口信號名選入波形編輯器中。 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.3.7 時序仿真測試電路功能時序仿真測試電路功能 （5）編輯輸入波形（輸入激勵信號）。）編輯輸入波形（輸入激勵信號）。 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.3.7 時序仿真測試電路功能時序仿真測試電路功能 （6）仿真器參數(shù)設(shè)置。）仿真器參數(shù)設(shè)置。 （7）啟動仿真

7、器。）啟動仿真器。 5.3 5.3 原理圖輸入法邏輯電路設(shè)計原理圖輸入法邏輯電路設(shè)計 5.3.7 時序仿真測試電路功能時序仿真測試電路功能 （8）觀察分析仿真結(jié)果。）觀察分析仿真結(jié)果。 5.4 5.4 引腳鎖定和編程下載引腳鎖定和編程下載 5.4.1 引腳鎖定引腳鎖定 （1） 打開工程。打開工程。 5.4 5.4 引腳鎖定和編程下載引腳鎖定和編程下載 5.4.1 引腳鎖定引腳鎖定 （2）雙擊）雙擊“TO”欄的欄的new，即出現(xiàn)一按鈕，點擊此按鈕，并選擇出，即出現(xiàn)一按鈕，點擊此按鈕，并選擇出 現(xiàn)的菜單中的現(xiàn)的菜單中的Node Finder項。項。 （3）最后保存這些引腳鎖定的信息后，必須再編譯（

8、啟動）最后保存這些引腳鎖定的信息后，必須再編譯（啟動Start Compilation）一次，才能將引腳鎖定信息編譯進(jìn)編程下載文件中。）一次，才能將引腳鎖定信息編譯進(jìn)編程下載文件中。 5.4 5.4 引腳鎖定和編程下載引腳鎖定和編程下載 5.4.2 配置文件下載配置文件下載 （1）打開編程窗。）打開編程窗。 5.4 5.4 引腳鎖定和編程下載引腳鎖定和編程下載 5.4.2 配置文件下載配置文件下載 （2）設(shè)置編程器。）設(shè)置編程器。 （3）測試）測試JTAG口?？?。 （4）硬件測試。）硬件測試。 5.4 5.4 引腳鎖定和編程下載引腳鎖定和編程下載 5.4.3 JTAG間接模式編程配置器件間接模

9、式編程配置器件 1. 將將SOF文件轉(zhuǎn)化為文件轉(zhuǎn)化為JTAG間接配置文件。間接配置文件。 5.4 5.4 引腳鎖定和編程下載引腳鎖定和編程下載 5.4.3 JTAG間接模式編程配置器件間接模式編程配置器件 2. 下載下載JTAG間接配置文件。間接配置文件。 5.5 5.5 用用VerilogVerilog來表述廣義譯碼器來表述廣義譯碼器 5.5.1 用用Verilog表述真值表及組合電路的設(shè)計表述真值表及組合電路的設(shè)計 1. Verilog表述表述 5.5 5.5 用用VerilogVerilog來表述廣義譯碼器來表述廣義譯碼器 5.5.1 用用Verilog表述真值表及組合電路的設(shè)計表述真值

10、表及組合電路的設(shè)計 2. 將將Verilog文本表述轉(zhuǎn)化為電路元件文本表述轉(zhuǎn)化為電路元件 5.5 5.5 用用VerilogVerilog來表述廣義譯碼器來表述廣義譯碼器 5.5.1 用用Verilog表述真值表及組合電路的設(shè)計表述真值表及組合電路的設(shè)計 3. 完成電路設(shè)計完成電路設(shè)計 5.5 5.5 用用VerilogVerilog來表述廣義譯碼器來表述廣義譯碼器 5.5.1 用用Verilog表述真值表及組合電路的設(shè)計表述真值表及組合電路的設(shè)計 4. 邏輯功能測試邏輯功能測試 5.5 5.5 用用VerilogVerilog來表述廣義譯碼器來表述廣義譯碼器 5.5.2 三人表決電路的語句表述方式三人表決電路的語句表述方式 5.5 5.5 用用VerilogVerilog來表述廣義譯碼器來表述廣義譯碼器 5.5.2 三人表決電路的語句表述方式三人表決電路的語句表述方式 5.5 5.5 用用VerilogVerilog來表述廣義譯碼器來表述廣義譯碼器 5.5.3 Verilog對廣義譯碼器的其它表述方式對廣義譯碼器的其它表述方式 1. 文字表達(dá)方式的多路選擇器設(shè)計文字表達(dá)方式的多路選擇器設(shè)計 5.5 5.5 用用VerilogVerilog來表述廣義譯碼器來表述廣義譯碼器 5.5.3 Verilog對廣義譯碼器的其它表述方式對廣義譯碼器的