基于FPGA的電子密碼鎖設計6頁

1、一、前言電子密碼鎖的使用體現(xiàn)了人們的消費水平、保安意識和科技水平的提高，而且避免了攜帶甚至丟失鑰匙的麻煩。目前設計密碼鎖的方法很多，例如傳統(tǒng)的PCB板設計、用PLC設計或者單片機設計等等。而用VHDL可以更加快速、靈活地設計出符合各種要求的密碼鎖，優(yōu)于其他設計方法。VHDL是一種符合IEEE標準的硬件描述語言，其最大的特點是借鑒高級程序語言的功能特性，對電路的行為與結構進行高度的抽象化、規(guī)范化的形式描述，并對設計的不同層次、不同領域的模擬驗證與綜合優(yōu)化等處理，使設計過程延到高度自動化。二、方案設計 密碼鎖的的構成主要由密碼輸入、密碼設置、比較控制和報警部分組成，此外密碼鎖必須能夠保存已設置的密

2、碼，因而需要一個寄存器來保存密碼，同時由于控制電路和報警電路要用到不同的時鐘，因而需要一個時序產生電路來生成需要的不同信號，采用分頻方法實現(xiàn)。 根據(jù)密碼鎖的電路特點，選用的是實驗箱的模式6電路，根據(jù)電路功能，在這里設計的密碼鎖以4位2進制代碼作為密碼的電子密碼鎖。其原理框圖如下所示： 報警電路時序產生電路比較控制密碼輸入開鎖信號寄存器（保存設置的密碼）密碼設置圖一、電子密碼鎖原理框圖三、功能模塊的實現(xiàn)1、時序電路 在密碼鎖的電路中，輸入計時、報警計時需要的1HZ的時鐘脈沖信號，而驅動蜂鳴器工作需要的很高頻率的脈沖信號，因而這里采用輸入一個高頻脈沖（1024HZ）信號來驅動蜂鳴器，采用分頻的方法

3、得到1HZ的計時脈沖，程序如下：process(clk_1k) variable cnt1:integer:=0;beginif rising_edge(clk_1k) thenif cnt1=512 thenclk_1=not clk_1;cnt1:=0;else cnt1:=cnt1+1;end if;end if;end process;程序說明：clk_1k為輸入的1024HZ高頻脈沖，cnt為分頻得到的1HZ計時脈沖。2、密碼設置為了安全性，密碼鎖必須能夠重復的設定密碼，在設定密碼鎖后，應該設置一個寄存器來存儲設定的密碼，程序如下：process(rst,password,enter

4、_p) is beginif rst=0 thenif enter_p=1 thenram=password;en1=1;end if;end if;end process;程序說明：rst低電平時所有的模塊復位，只有密碼設置模塊工作；password為設置密碼時的輸入端，ram就是存儲密碼的寄存器；enter_p為在這里為密碼設置使能端，高電平有效。 密碼設置的仿真波形如下圖，由圖中可以清楚地看到在enter_p高電平時寄存器ram中得到了輸入的密碼1001。 圖二、密碼設置仿真波形3、 密碼輸入 密碼輸入部分要求在密碼開始輸入時進行計時，超時了要求報警，因此在 密碼輸入時設置一個計時使能信

5、號en2，密碼開始輸入時使能信號en2有效，控制電路的計時器開始計時；而且在密碼確認鍵按下之前，電路不能對輸入密碼和已設置密碼進行比較，因此需要設置一個寄存器，來存儲輸入的數(shù)據(jù)，當確認鍵按下時，就將寄存器里的數(shù)據(jù)送給控制部分進行比較。程序如下： process(rst,enter_c,en1,code) begin if rst=1 thenif en1=1 thenif enter_c=1 thencode_tmp=code;en2=1;end if; else code_tmp=0000;en2=0;end if; else code_tmp=0000;en2=0;end if;end p

6、rocess; 程序說明： rst置高，設置密碼模塊不工作，其他部分正常工作，en1為高時代表密碼設置完畢，密碼鎖開始工作；enter_c是密碼輸入使能信號，高電平時表示開始密碼輸入，此時code_tmp中開始存儲輸入的數(shù)據(jù)，計時使能信號en2也變成高電平。 密碼輸入仿真波形如下，由圖中可清楚的看到在enter_c為高時，寄存器code_tmp中存儲了輸入的數(shù)據(jù)code（系統(tǒng)仿真時有10ns的延時）。 圖三、密碼輸入仿真波形4、 控制部分此部分是密碼鎖設計的核心模塊，它實現(xiàn)密碼鎖的邏輯功能。開鎖代碼為4位二進制數(shù)，當輸入代碼的位數(shù)和位值與鎖內設置的密碼一致，且在規(guī)定時間內開鎖，方可打開，并且點

7、亮開鎖指示燈led_g；否則，系統(tǒng)進入“錯誤”狀態(tài)，并且發(fā)出警報。警報的方式為蜂鳴器發(fā)出警報，指示燈led_r閃爍。直到30秒過后或者按下復位鍵，經行下一次密碼輸入。模塊源程序：process(rst,clk_1,en2) variable lock:std_logic:=0;variable cnt3:integer:=0;beginif rst=0 thenlock:=0;cnt3:=0;sp_en=0;led_g=0;led_r=0;elseif rising_edge(clk_1) thenif lock=0 thenif en2=1 thenif cnt3=5 thensp_en=1

8、;led_g=0;led_r=1;cnt3:=0;lock:=1;else if code_en=1 then if ram=code_tmp thensp_en=0;led_g=1;led_r=0;lock:=1; else sp_en=1; led_g=0;led_r0 thenif cnt4=31 thencnt4:=0;tmp_en1:=0;else cnt4:=cnt4+1; tmp_en1:=1;end if;end if;end if;else tmp_en1:=0;cnt4:=1;end if;speaker=tmp_en1 and clk_1k;led_f=tmp_en1 a

9、nd clk_1; end process;程序說明：Cnt4是一個30進制計數(shù)器，對報警時間進行計時。 Sp_en是控制電路發(fā)出的報警信號。四、 軟件仿真將完整的程序在Quartus軟件下進行編譯，通過之后進行波形仿真，觀察仿真波形看是否實現(xiàn)了密碼鎖的邏輯功能，下面是在密碼輸入正確、密碼輸入超時和密碼輸入錯誤時的仿真波形圖。圖四、密碼輸入正確仿真波形 如圖所示，首先在rst為0時將密碼設為1001，然后輸入密碼1001，當確認鍵code_en按下時，系統(tǒng)判斷密碼正確，輸出一個開鎖信號，開鎖指示燈led_g點亮。圖五、密碼輸入錯誤仿真波形 如圖，密碼設置仍然為1001，但輸入一個錯誤的密碼1000，當密碼確認按下時，系統(tǒng)發(fā)出錯誤警報，蜂鳴器Speaker發(fā)出響聲，報警燈led_f閃爍。圖六、出入超時仿真波形 如圖，密碼設置不變，依舊是1001，但是密碼輸入按鍵enter_c按下，輸入密碼后不按下確認鍵，五秒過后，系統(tǒng)判斷密碼輸入超時，此時輸出超時警報，蜂鳴器報警，led_g點亮，led_f閃爍。五、 心得體會這次的課程設計安排在了假期以后，上學期的VHDL語言已經有些生疏了，這給編程帶來了一些難度，但是經過復習還是重新熟悉了編程的方法和技巧。在寫程序的時候有時候不注意仿真，犯了想當然的毛病，認為程序會實現(xiàn)想象中的邏輯功能，但實際不然，所以在編程過程中，不能單憑想象來做，