超大規(guī)?？荚噺土曎Y料

1、第一章集成電路設計進展一、基本概念1. 集成電路制造工藝發(fā)展水平的衡量標準（ 1）特征尺寸一般是指集成電路在設計與生產(chǎn)中可以達到的最小線寬，也代表MOS晶體管柵極在制造時可達到的最小溝道長度L。（ 2） 硅晶圓片直徑是指一般集成電路芯片襯底材料硅晶圓片的直徑。（ 3） DRAM儲存容量是指單片集成電路芯片上可存儲數(shù)據(jù)信息的位數(shù)或信息量。2. 集成電路產(chǎn)業(yè)發(fā)展過程中一直遵循的Moores定律集成電路芯片上所集成的晶體管數(shù)量將每1824 個月翻一番。3. 集成電路的分類方式與設計需要具備的四個關鍵條件分類方式：（ 1） 以集成度分類：小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路、超大規(guī)模集成電路

2、、特大規(guī)模集成電路、巨大規(guī)模集成電路（ 2） 以實現(xiàn)功能特性與使用范圍來分類： （實現(xiàn)功能特性分類） 數(shù)字集成電路、 模擬集成電路、數(shù) / ?；旌霞呻娐?， （使用范圍分類）通用集成電路、專用集成電路、專用標準產(chǎn)品或軍用集成電路、工業(yè)用集成電路和民用集成電路（ 3） 以設計方式分類：全定制設計集成電路、半定制設計集成電路、可編程設計集成電路（ 4） 以制造工藝分類： 雙極工藝集成電路、 MOS工藝集成電路、 BiMOS工藝集成電路（ 5） 從集成電路制造結構分類：厚膜混合集成電路、薄膜混合集成電路設計需要具備的四個關鍵條件：人才、工具、工藝庫、資金二、論述與分析1. 集成電路制造工藝的發(fā)展趨勢

3、集成電路制造工藝發(fā)展趨勢性變化越來越明顯，速度越來越快。集成電路的特征尺寸越來越小、 芯片尺寸越來越大、 單片上的晶體管數(shù)越來越多、 時鐘速度越來越快、電源電壓越來越低、布線層數(shù)越來越多、I/O 引線越來越多2. 集成電路產(chǎn)業(yè)結構經(jīng)歷的 3 次重大變革首次變革是以加工制造為主導的。這一時期半導體制造在IC 產(chǎn)業(yè)中充當主角，IC設計和半導體工藝密切相關且主要以人工為主；第二次變革以芯片代工廠和集成電路設計公司的專業(yè)分工為標志。這一時期是集成電路產(chǎn)業(yè)的一次大分工，設備產(chǎn)能提高，生產(chǎn)成本提高， 相關廠家開始承接對外加工，形成了 Foundry 加工和 Fabless設計的專業(yè)分工，IC 產(chǎn)業(yè)進入了以

4、客戶為導向的階段，EDA工具的發(fā)展，使IC 設計工程可以獨立于生產(chǎn)工藝；第三次變革以設計、制造、封裝和測試四業(yè)分離為標志。集成電路產(chǎn)業(yè)的又一次大分工，龐大的IC 產(chǎn)業(yè)體系開始阻礙整個產(chǎn)業(yè)的快速發(fā)展， IC 產(chǎn)業(yè)結構向高度專業(yè)化轉(zhuǎn)變，逐漸形成設計、制造、封裝和測試獨立成行的局面， IC 產(chǎn)業(yè)進入了以競爭為導向的高級階段，系統(tǒng)設計與IP 核設計逐漸開始分工，基于這種分工， IC 設計企業(yè)能大大加快產(chǎn)品的更新?lián)Q代，并形成了一種新的設計概念 SOC3. 基于 EDA工具，簡述一般 IC 的設計步驟首先進行系統(tǒng)分析規(guī)劃， 再進行原理圖和 HDL的設計并進行功能原理仿真， 再對 HDL 設計進行邏輯綜合，

5、 在綜合后仿真， 然后進行版圖設計， 接著進行布局布線后仿真，最后進行版圖的驗證。4. 全定制設計、半全定制設計全定制設計：是早期最基本的集成電路設計方式， 其工作可細化到每個晶體管在電路原理圖中的設計調(diào)用、 每個晶體管在版圖中的布局布線及每個晶體管的版圖設計繪制都按照原始電路的特定需求來獨立進行。 可以使所設計集成電路實現(xiàn)最高速度、 最優(yōu)集成度、最省面積、最佳布線布局和最低功耗等效為理想的設計指標。目前主要用于模擬集成電路和數(shù) / 模混合集成電路的設計。當然對一些在相同工藝下無法基于標準單元庫設計實現(xiàn)的數(shù)字集成電路來說，也可以使用全定制設計方式來實現(xiàn)相關集成電路對面積、功耗、速度和其他指標的

6、特殊要求。特點是精工細作，設計要求高，設計周期長，設計成本昂貴。半全定制設計：此設計方式主要可形成基于標準單元庫的集成電路和基于門陣列的集成電路。在基于標準單元庫的集成電路的設計過程中，運用EDA工具，根據(jù)電路功能要求從標準單元庫中調(diào)出所需的預先設計好的單元或模塊進行拼接組合，形成新電路。在基于門陣列的集成電路的設計過程中，在預先制備好的晶體管陣列或最小邏輯單元陣列基片或母片上， 根據(jù)電路功能要求完成晶體管或邏輯單元的掩膜互連，形成新電路。特點是大大縮短了設計的研發(fā)周期，降低了設計難度，降低了集成電路的研發(fā)成本和研發(fā)風險度，單元庫的建立需要很大的初始投資，芯片產(chǎn)品中也存在一定的冗余浪費。5.

7、集成電路設計方法演變主要經(jīng)歷的3 個發(fā)展階段（ 1） 原始手工設計集成電路設計者先采用與當時電路設計系統(tǒng)相同的方法，以手動方式完成與現(xiàn)在集成電路前端設計相當?shù)墓ぷ?；然后，將原理圖中的每個晶體管、每個無源器件、每根連線用手工方式繪制成相應的版圖；再將版圖刻成一套集成電路掩膜模板。每個工作步驟都是手工完成，設計周期相當漫長，設計成本很高。集成電路的規(guī)模一般較小，在幾個至幾十個門左右。（ 2）計算機輔助設計借助計算機與 CAD工具進行大量的集成電路輔助設計，如電路原理圖設計輸入與修改、電路功能性仿真、仿真波形查看、版圖布局布線與繪制等。基于計算機提供的輔助設計能力，集成電路一次設計成功率大大提高，同

8、時，集成電路的設計規(guī)模也達到數(shù)百至數(shù)萬門。（ 3）電子設計自動化EDA可使用大量EDA綜合工具來進行集成電路的自動設計，在本階段，大量集成電路設計公司開始將不同設計環(huán)節(jié)的 EDA工具進行整合， 并構成一個完備、 統(tǒng)一、高效的集成電路設計工作平臺，基于此，集成電路設計規(guī)模已達到數(shù)百萬至數(shù)千萬門。6. 集成電路的基本設計方法（ 1） 自底向上設計方法：首先確定系統(tǒng)總的功能和指標，然后進行系統(tǒng)劃分，并確定各功能的指標，然后設計出各功能塊的結構化原理圖，并逐層細化直到門級原理圖，接著采用邏輯模擬和時序分析自底向上逐級進行驗證，生成相應的測試向量，然后進行版圖設計和驗證和仿真。不足之處：設計周期長，設計

9、規(guī)模小，設計面積較難有效控制，系統(tǒng)級仿真和驗證數(shù)據(jù)要到最后才能得到，設計的反復性大。（ 2） 自頂向下設計方法：該方法不再采用各個擊破的方式，而是將整個系統(tǒng)作為一個整體來展開集成電路的前端設計和后端設計。它是滿足設計指標要求的自然設計方法，克服了設計反復的問題，可以采用行為級模型進行系統(tǒng)結構設計，自動綜合產(chǎn)生門級電路，而不必理會設計細節(jié)，且每一步都可進行設計驗證，提高了一次設計的成功率，提高了設計效率，縮短了 IC 產(chǎn)品開發(fā)周期，也降低了開發(fā)費用。（ 3） 其他設計方法：逆向設計法：版圖解析電路圖提取功能分析與單元電路設計功能塊設計子系統(tǒng)設計完整系統(tǒng)設計SOC 設計方法：基本理念是“設計再利用

10、”。在一塊集成電路芯片上集成CPU/DSP、 I/O 接口、 MEMORY、控制模塊和ASIC 等部分。使用基于IP 核復用技術，可以大大縮短IC 產(chǎn)品的設計周期。第二章 集成電路制造工藝一、基本概念1. 常用的集成電路制造工藝P37（ 1）硅工藝生產(chǎn)技術- 氧化物 - 半導體集成電路、雙極 -MOS集成電路雙極集成電路、金屬（ 2）砷化鎵工藝生產(chǎn)技術雙極型 GaAs器件、 FET GaAs 邏輯器件2. 集成電路生產(chǎn)制造基本流程單晶硅錠硅圓晶片氧化、參雜、沉積光刻成形裸片測試芯片切割芯片粘貼壓焊鍵合線封裝和測試3. 版圖設計的定義 P57是指根據(jù)芯片的電氣要求和封裝要求，按照指定的工藝設計規(guī)

11、則，進行布局布線，將電路圖或者設計代碼轉(zhuǎn)化成為包含各種幾何圖形的光掩模版數(shù)據(jù)（GDS）。4.CMOS數(shù)字集成電路的延遲組成P73門延時、連線延遲、扇出延時、大電容延遲二、論述與分析1. 對應硅工藝生產(chǎn)技術， Bipolar 、MOS/CMOS等集成電路工藝特性 P37 Bipolar ：最早的集成電路生產(chǎn)工藝，以有源晶體管為基礎，以平面晶體管為基本單元。特點：高速、高增益、低噪聲、負載能力強和功耗大，適合中、小規(guī)模集成電路和模擬集成電路（如運放、ADC和 DAC等）。采用復合管的集成注入邏輯和集成肖特基邏輯結構改善了雙極集成產(chǎn)品的密度性能比，進而提高了集成度； 在新型的 BiCMOS工藝集成電

12、路中， Bipolar 工藝常依據(jù)其負載能力強的特性，用作電路或芯片的 I/O 部分電路。MOS：以有源場效應管（FET）為基礎，以MOS開關電路和MOS放大電路為基本單元。特點：結構簡單、功耗低、電流電壓適應范圍大；面積是對應Bipolar的 1/5 ；速度不快、負載能力不強和抗靜電能力差。CMOS：當今集成電路生產(chǎn)的主導工藝。特點：超高速、高密度潛力和高增益；低靜態(tài)功耗、低噪聲和低電流驅(qū)動；寬的電源電壓范圍、寬的輸出電壓幅度（無閾值損失），可與TTL 電路兼容；適合各種規(guī)模數(shù)字集成電路和模擬集成電路；是MOS工藝中最常用的工藝。2. CMOS反相器的門延遲 P74a. 下降時間 tf ：信

13、號波形從 90%Vdd下降到 10%Vdd 所需要時間。b. 上升時間 tr ：信號波形從 10%Vdd上升到 90%Vdd 所需要時間。c. 延遲時間 td ：輸入電壓變化到 50%Vdd的時刻到輸出電壓變化到 50%Vdd時刻之間的時間差。d. 反相器的負載電容為 Cl ： Cl 數(shù)值由當級反相器的輸出電容、所接下一級門的輸入電容及導線的電容共同決定。當前后兩級均為反相器時，為簡化計算，可假設后級反相器的輸入電容近似代替前級反相器的負載電容，這樣 Cl 可近似等于后級反相器兩個晶體管柵電容的并聯(lián)。3. 連線延遲 P76（ 1） 分布 RC線模型（ 2） RC樹網(wǎng)絡模型第三章集成電路設計描述

14、與仿真一、基本概念1.在數(shù)字系統(tǒng)集成電路設計中，需要完成兩方面的任務P80根據(jù)電子系統(tǒng)硬件的功能和行為描述出相應的電路結構；對得到的電路進行仿真，以驗證所設計電路是否確實滿足指標要求。2.集成電路硬件設計通常的分層P81系統(tǒng)層、算法層、寄存器傳輸層、邏輯門層、電路層、版圖層3. 描述域和描述方式 P82 描述域：a. 行為域主要關注系統(tǒng)的功能實現(xiàn)，對系統(tǒng)的輸入輸出關系進行描述b. 結構域中則關注系統(tǒng)中每一抽象層次的實現(xiàn)方式，包含了具體的邏輯和電路結構c. 物理域則更加關注集成電路最終的呈現(xiàn)方式，以物理特性表征描述方式：（ 1） 圖形描述方式：圖形描述可以描述電路的結構。圖形描述也可以描述電路的

15、行為。圖形描述直觀易懂，在數(shù)字系統(tǒng)集成電路設計中，是一個重要的設計手段。（ 2） 文字描述方式：文字描述可以描述電路的結構，也可以描述電路的行為。特別適合描述復雜行為?？梢杂凶匀徽Z言描述、網(wǎng)表、硬件語言描述等。目前硬件描述語言是文字形式電路描述的主要語言。用硬件描述語言描述電路行為，通常有兩種主要描述方式：算法式，通過定義硬件的輸入激勵輸出響應描述硬件的行為，與硬件物理實現(xiàn)無關。數(shù)據(jù)流式，采用與硬件物理實現(xiàn)相一致的數(shù)據(jù)流動方式描述硬件行為。一般認為，硬件行為算法式描述是在硬件的算法層實現(xiàn)，數(shù)據(jù)流式硬件行為描述是在硬件的寄存器傳輸層實現(xiàn)。/4.集成電路設計驗證常用方法P85a. 仿真（或稱模擬）

16、過程b. 規(guī)則檢查c. 形式驗證5. 集成電路設計驗證中的邏輯仿真 P87 定義：a. 仿真 在集成電路制造出來以前， 利用計算機軟件工具構造硬件模型， 給定輸入激勵，模擬確定電路響應，驗證硬件設計正確性的過程b. 針對數(shù)字邏輯系統(tǒng)的仿真又可稱為邏輯仿真劃分：開關級仿真；邏輯門級仿真；功能塊級仿真。二、論述與分析1.描述方式一般選擇原則P84文字方式適合描述行為，特別是復雜行為。圖形方式適合描述器件的內(nèi)部互連關系，即描述結構。在大規(guī)模系統(tǒng)設計時，兩種形式缺一不可，通常要交叉使用兩種形式。2. 仿真過程與形式驗證（不同之處）a. 仿真須給出輸入和輸出信號，激勵信號安排恰當將影響仿真效率。形式驗證

17、則只對電路描述本身進行分析。b. 仿真過程是通過信號在電路元件之間動態(tài)傳播而實現(xiàn)的。形式驗證則是通過靜態(tài)邏輯推理而實現(xiàn)的。c. 仿真結果本身不直接指出電路是否有錯誤和錯誤位置，它需要用戶自己分析仿真結果，判斷并找出所存在的設計錯誤。形式驗證直接給出“正確”或“錯誤”結論。3. 仿真模型與仿真流程數(shù)字仿真模型的建立： P95a. 把每一個數(shù)字邏輯器件映射為一個或幾個進程。（相對 HDL）b.把整個硬件數(shù)字系統(tǒng)映射為由進程互連構成的進程網(wǎng)絡。功能模型：用于仿真數(shù)字邏輯單元的功能。延遲模型：用于仿真數(shù)字邏輯單元的延遲。功率模型：用于仿真數(shù)字邏輯單元的功耗。時序模型：用于仿真數(shù)字邏輯單元之間的延遲。（

18、如網(wǎng)表netlist）數(shù)字仿真流程：P96a.仿真時鐘：標識仿真時刻的量，起點為0，可帶單位。b. 事件：由當前值計算得到的新值。c. 事件隊列：將各事件按時間順序存放，每個時刻的事件組成一個事件鏈。（流程框圖）第四章集成電路設計綜合一、基本概念1. 設計綜合定義與分類 P113定義：對于不同的設計層次來講，綜合就是實現(xiàn)設計在不同層次、不同描述方式之間的一種轉(zhuǎn)化過程。 對于較高層次的設計描述， 通過綜合后可以轉(zhuǎn)化為較低層次 （或同一層次）的另一種描述形式，同一層次上的綜合可將其行為描述轉(zhuǎn)換為結構描述。、分類：系統(tǒng)綜合、算法綜合、邏輯綜合、版圖綜合2. 邏輯綜合主要任務、步驟和輸入信息 P118

19、 主要任務：根據(jù)設計的邏輯功能和行為描述，在一定的約束條件（速度、 功耗、 成本、 工藝等）下，利用 EDA工具生成邏輯門電路，實現(xiàn)軟件描述到硬件實現(xiàn)的轉(zhuǎn)換。步驟：轉(zhuǎn)化、優(yōu)化、映射輸入信息： RTL級描述、約束條件、工藝庫3.CMOS數(shù)字集成電路總功耗的組成PPT靜態(tài)功耗、動態(tài)功耗4.高功耗對集成電路的影響PPTa. 功耗過高將對系統(tǒng)可靠性有很大的影響。b. 功耗過高將對系統(tǒng)性能有重要的影響。c. 功耗過高將對系統(tǒng)生產(chǎn)和封裝成本有很大的影響。d. 功耗過高將對系統(tǒng)散熱成本有很大的影響。5. 功率優(yōu)化應在不同的設計層次上進行PPTa. 功率優(yōu)化工作應從系統(tǒng)級設計就開始，層層把關；b. 設計層次越

20、高，取得的功率優(yōu)化效果就越大。二、論述與分析1.邏輯綜合的方法和策略PPTa.二級邏輯綜合 （Flattening 模式）：通常以布爾方程、 真值表或狀態(tài)表作為輸入，用布爾代數(shù)等方法來進行優(yōu)化。綜合優(yōu)化后電路為兩級，但不保證所有系統(tǒng)電路均能優(yōu)化為兩級。二級邏輯綜合一般只優(yōu)化時延約束，不顧及面積約束。b.多級邏輯綜合/隨機邏輯綜合（ Structuring模式）：多級邏輯綜合的目標是：最小化總體版圖面積和關鍵路徑上的延遲時間；最大化設計結果的可測性，并提供一個完整測試矢量集。多級邏輯綜合在多數(shù)情況下比二級邏輯綜合節(jié)省電路面積。多級邏輯綜合是同時優(yōu)化時延約束和面積約束。策略：a. 自頂向下策略 （

21、Top-down）：讀入整個設計的代碼； 從整個設計的頂層施加各類約束；實施邏輯綜合過程。自頂向下策略適用于較小的設計，一般對應設計能在一個晝夜完成一次綜合過程。b. 自底向上策略（ Bottom-up ）：首先獨立完成各個子模塊的邏輯綜合，并使它們滿足各自的約束條件；讀入整個設計的頂層代碼和相應的約束，并實施邏輯綜合過程；驗證整個設計綜合是否通過。自底向上策略一般適用于任何設計，通常在綜合耗時和綜合資源利用方面存在較大的優(yōu)勢。2. CMOS靜態(tài)功耗的成因與動態(tài)功耗的成因 PPT 靜態(tài)功耗：a.CMOS在靜態(tài)時， P、N 管只有一個導通。由于沒有Vdd 到 Vss 的直流通路，所以CMOS靜態(tài)

22、功耗應當?shù)扔诹?。b.但在實際情況中， 由于擴散區(qū)和襯底形成的PN結上存在一定的反向漏電流， 因此會產(chǎn)生很小的靜態(tài)功耗。c.每個門器件的靜態(tài)功耗等于反向漏電流與電源電壓的乘積，CMOS集成電路的總的靜態(tài)功耗為：動態(tài)功耗：CMOS集成電路的動態(tài)功耗主要由開關功耗和短路功耗組成。a. 開關功耗（ Psw）由 CMOS門電路中的開關電流引起： CMOS電路在“ 0” “1”反轉(zhuǎn)過程中， 開關電流 Isw 對負載電容 Cl 進行充、 放電，并在 PMOS管和NMOS管上消耗了一定的能量，進而引起開關功耗。b. 短路功耗（ Psc）由 CMOS門電路中的短路電流引起。 CMOS電路在輸入非理想波形時，反相

23、器處于輸入波形上升沿和下降沿的瞬間，負載管和驅(qū)動管會同時導通，在 Vdd 到 Vss 之間產(chǎn)生一個直流通路（短路電流 Isc ），進而引起短路功耗。3.靜態(tài)功耗與動態(tài)功耗的常用優(yōu)化方法PPT靜態(tài)功耗：a. 采用多閾值設計工藝。b. 采用多電壓布放方式。c. 采用虛擬供電網(wǎng)絡。d. 采用浮動襯底電壓技術。e. 采用絕緣襯底（ SOI）技術。動態(tài)功耗：a. 在系統(tǒng)級：采用小的工藝線寬；采用低工作電壓設計、門控電源設計（實現(xiàn)分區(qū)供電）或多電壓設計；采用門控時鐘設計部分電路有“休眠”態(tài)（時鐘屏蔽技術）；采用分塊技術設計存儲單元部分。b. 在 RTL 級：改變結構設計，即采用并行處理結構，雖增加芯片面積

24、，但大大降低了開關動作的功率。c. 在邏輯門級：改變引起功耗的若干因素，如：晶體管尺寸大小、網(wǎng)線的開關頻率、網(wǎng)線的負載電容等。第五章集成電路測試與可測試性設計一、基本概念1. 集成電路測試的基本定義、基本思想和一些基本概念基本定義：a. 測試過程：就是在被測電路的輸入引腳施加相應的激勵信號，然后檢測輸出引腳的響應，并將檢測到的輸出引腳的響應與期望的響應進行比較，以判斷電路是否存在故障的過程。b. 在得到合格的集成電路產(chǎn)品之前，一般要經(jīng)過兩次測試。晶圓測試：生產(chǎn)出來的晶圓片要經(jīng)過嚴格的測試后才能進行劃片和封裝。產(chǎn)品測試：通過封裝好的芯片還需要進行測試，以確定沒有故障。c. 集成電路測試與功能驗證

25、是兩個不同的概念。 集成電路測試是為了剔除生產(chǎn)過程中產(chǎn)生的廢品。集成電路功能驗證是用于證明所設計電路在性能上是否滿足指標要求。驗證內(nèi)容包括輸入與輸出信號間的邏輯關系、信號間的各種時序關系，以及功耗等各種指標。進行全面徹底的功能驗證是不可能的。功能驗證不可能取代測試?；靖拍睿篴. 幾個容易混淆的概念：缺陷、故障、誤差和漏洞。缺陷：指在集成電路制造中，在硅片上所產(chǎn)生的物理異常。故障：指由于缺陷所表現(xiàn)出的不同于正常功能的現(xiàn)象。誤差：指由于故障而造成的系統(tǒng)功能的偏差和錯誤。漏洞：指由于一些設計問題而造成的功能錯誤。b. 故障建模：以數(shù)學模型來模擬芯片制造過程中的物理缺陷，便于研究故障對電路或系統(tǒng)造成

26、的影響，診斷故障的位置。在數(shù)字集成電路中，主要是將被測電路的物理缺陷進行邏輯等效。c. 測試碼、測試矢量與測試圖形測試碼 ：能夠檢測出電路中某個故障的測試激勵。測試序列或測試矢量 ：用于時序邏輯電路的測試碼，由輸入信號若干種賦值組合的有序排列。測試圖形：測試碼以及集成電路對這些輸入信號的正確響應兩者合在一起的統(tǒng)稱。d. 故障檢測、故障定位和故障診斷故障檢測：確定集成電路中有無故障。故障定位：確定故障發(fā)生在電路中的部位。故障診斷：判斷電路中是否存在故障，并確定故障發(fā)生位置。故障檢測和故障定位過程的總稱為故障診斷e. 故障覆蓋率：指已有測試圖形集所能檢測故障數(shù)在系統(tǒng)電路可測故障中占的百分比?；舅?/p>

27、想暗箱理論：a.暗箱理論：即被測對象是一個“神秘”的不可及“暗箱” ，不允許打開“暗箱” ，但又要了解“暗箱”中的情況。b. 集成電路測試器要完成的工作：向被測對象送出測試矢量；接收被測對象在相應測試矢量下的響應；根據(jù)測試矢量和測試響應之間的關系分析并“決策”下一個測試矢量；根據(jù)測試矢量和測試響應來確定故障的類型和位置。2.邏輯門層次的故障模型 P165固定邏輯值故障模型、橋接故障模型3.數(shù)字集成電路種常用的故障模型P165邏輯門層次的故障模型、晶體管層次的故障模型、延遲故障4. 集成電路可測試性設計的相關概念與設計方法種類概述 P193在設計集成電路系統(tǒng)的同時， 考慮測試要求， 通過在芯片原

28、始設計中插入各種用于提高芯片可測性的硬件， 從而使芯片變得容易測試， 大幅度降低芯片測試的成本， 從而獲得最大可測性的設計過程。a. 專項技術設計：采用迭代的方法對局部電路進行修改，以提高可測性。b. 系統(tǒng)化技術設計：掃描路徑法（Scan）、邊界掃描法（ Boundary Scan ）、內(nèi)建自測試法（ BIST, Built-In Self-Test）二、論述與分析1. 集成電路測試面臨的挑戰(zhàn)a.測試時間越來越長，百萬門級SoC測試可能需要幾個月甚至更長的時間。b. 測試矢量的數(shù)目越來越多，測試覆蓋率卻難以提高，人們不知道究竟要用多少測試矢量才能覆蓋到所有的器件。c. 測試設備的使用成本越來越

29、高，直接影響到芯片的成本。2.組合電路固定邏輯值故障測試圖形的一般生成步驟P166首先，假設電路中各邏輯單元的輸入和輸出端（系統(tǒng)中每一根網(wǎng)線）分別出現(xiàn)s-a-1和 s-a-0 兩種固定邏輯值故障。其次，找出一組測試矢量，使得在這組測試矢量的激勵下，假想有故障電路的輸出邏輯電平與無故障電路的輸出邏輯電平不同。3. 測試生成的布爾差分法或 D 算法 PPT布爾差分法：a.布爾差分法概述： 是組合邏輯電路測試矢量生成的一種方法。它的描述嚴格而簡潔，物理意義清晰。D算法：由故障點出發(fā)，推算出一條故障傳播到原始輸出端的路徑；由故障點出發(fā)，推算出原始輸入端應有的測試矢量。基本規(guī)則： 每當為一根線網(wǎng)賦值之后

30、，先要啟動一個推理計算過程，以傳播信號的賦值關系。推理計算為相應線網(wǎng)得出一個唯一的、符合器件邏輯關系的數(shù)值。D 算法進行測試生成的程序中保存有所有信號賦值記錄。4.掃描路徑法的主要思想和工作過程P197a. 主要思路：將電路中的組合元件和時序元件隔離開來，其中：組合電路用針對組合的測試方法來測試；時序電路串接成移位寄存器，以便把測試信號移入時序元件內(nèi)，也便于將時序元件的狀態(tài)移出來。b. 工作過程：書 P198第六章 Verilog HDL數(shù)字系統(tǒng)設計1. 一個完善 Verilog HDL 語言程序的基本組成和語法2. 行為描述與結構描述的常用方式結構描述：a. 模塊級結構描述 （模塊級建模）

31、：是指調(diào)用由用戶設計生成的低級子模塊來對硬件電路結構進行說明。b. 門級結構描述 （門級建模）：是指調(diào)用 Verilog 內(nèi)部的基本門級元件來對硬件電路結構進行說明。c. 開關級結構描述 （開關級建模） ：是指調(diào)用 Verilog 內(nèi)部的基本開關級元件來對硬件電路結構進行說明。3. 實際課題的編寫第七章系統(tǒng)集成電路SOC設計一、基本概念1. SoC概念、關鍵技術和設計思想SoC概念片上系統(tǒng)（ System on Chip ）：P333單一芯片上實現(xiàn)一個系統(tǒng)所具有的信號采集、等眾多功能電路。關鍵技術： P338轉(zhuǎn)換、存儲、處理和輸入/ 輸出（ I/O）1 IP 核復用設計2 軟 / 硬件協(xié)同設計3 互連效應4 物理綜合5 低功耗設計6 SoC測試和可測性設計設計思想： P343與傳統(tǒng)的系統(tǒng)設計思想不同，SoC 設計思想是以系統(tǒng)功能為出發(fā)點，將系統(tǒng)的處理機制、模型算法、芯片結構、各個層次的邏輯電路直至器件的設計緊密結合，在一個芯片