課程設(shè)計報告四人搶答器

1、數(shù)字電子技術(shù)課程設(shè)計報告課程設(shè)計報告設(shè)計題目 四人搶答器 專 業(yè) * 班 級 * 姓 名 * 學(xué) 號 * 指導(dǎo)教師 * 提交日期 * 摘要在許多比賽活動中，為了準(zhǔn)確、公正、直觀地判斷出第一搶答者，通常設(shè)置一臺搶答器。通過搶答器的數(shù)顯，燈光和音響等手段指示出第一搶答者。同時還可以設(shè)置定時、記分犯規(guī)及獎懲等多種功能。本設(shè)計采用手動搶答的方式，有人搶答后，系統(tǒng)自動封鎖其他人的搶答按鈕，使其不能再搶答，從而實現(xiàn)搶答功能。數(shù)字搶答器由主體電路與擴展電路組成。優(yōu)先編碼電路、鎖存器、譯碼電路將參賽隊的輸入信號在顯示器上輸出；用控制電路和主持人開關(guān)啟動報警電路，以上兩部分組成主體電路。通過定時電路和譯碼電路將

2、秒脈沖產(chǎn)生的信號在顯示器上輸出實現(xiàn)計時功能，構(gòu)成擴展電路。經(jīng)過模擬仿真，下載到開發(fā)板等工作后數(shù)字搶答器成型。關(guān)鍵字 搶答電路 定時電路 報警電路 時序控制目錄 摘要1第1章 概述 3第2章 課程設(shè)計任務(wù)及要求 4 2.1 設(shè)計任務(wù) 4 2.2 設(shè)計要求 4第3章 系統(tǒng)設(shè)計 5 3.1設(shè)計方案 5 3.2 系統(tǒng)設(shè)計 5 3.2.1 結(jié)構(gòu)框圖及說明 5 3.2.2 系統(tǒng)原理圖及工作原理 6 3.3單元電路設(shè)計7 第4章 軟件仿真 12 4.1 仿真電路圖 12 4.2 仿真過程 12 4.3 仿真結(jié)果 14第5章 安裝調(diào)試 14 5.1 安裝調(diào)試過程 145.2 故障分析 15第6章 心得體會 1

3、6附錄 使用元件清單 18參考文獻18第1章 概述隨著社會的不斷發(fā)展，人們的生活水平也在不斷的提高人們不斷要滿足物質(zhì)上的要求，同時對精神上的追求也在不斷的提高，現(xiàn)在的社會是一個娛樂的社會。現(xiàn)在各電視臺的活動和課外活動都很多。人們在參加活動的時候都對審判有很多的意見，所以為了比賽的準(zhǔn)確和公正，就需要有儀器的輔佐。智力競賽搶答器就是一種活潑的有趣的供人們娛樂的游戲裝置，通過搶答方式不僅能引起參賽者和觀眾的興趣，而且能夠提高參賽者的敏捷性，同時我們在參與中能夠增加一些生活常識和科學(xué)知識，因此，在許多比賽活動中為了準(zhǔn)確，公正的進行每一場比賽，特別設(shè)置了一臺具有顯示第一搶答者并鎖定、犯規(guī)警告等多種功能的

4、搶答器，該設(shè)計針對各種要求設(shè)計出可供八名選手參賽使用的數(shù)字式競賽搶答器，適用于各大中小電視臺，學(xué)校等單位舉行的智力競賽。數(shù)字電路組成的數(shù)字系統(tǒng)工作可靠，精度較高，抗干擾能力很強，所以智力競賽搶答器的設(shè)計就有數(shù)字電路來控制。第2章 課程設(shè)計任務(wù)及要求2.1 設(shè)計任務(wù) 設(shè)計一個四位智力競賽搶答器。準(zhǔn)確地理解有關(guān)要求，獨立完成系統(tǒng)設(shè)計，要求所設(shè)計的電路具有以下功能：（1）設(shè)計4組參賽的搶答器，每組設(shè)置一個搶答按鈕。（2） 給節(jié)目主持人設(shè)置一個控制開關(guān)s，這個開關(guān)由主持人控制，進行清零和搶答使能。（3） 搶答器具有鎖存與顯示功能。即選手按動按鈕，鎖存相應(yīng)的編號，并在led數(shù)碼管上顯示。（4） 搶答器具

5、有搶答計時功能，且一次搶答的時間由主持人設(shè)定（如30秒）。2.2 設(shè)計要求1.分析設(shè)計任務(wù)，擬定多種設(shè)計方案，根據(jù)當(dāng)時的制作條件，選定其中的一種方案繪制設(shè)計系統(tǒng)框圖和設(shè)計流程。2.設(shè)計各部分單元電路圖（或vhdl）描述。計算參數(shù)，選定元器件型號、確定數(shù)量，提出元件清單。3.安裝、調(diào)試硬件電路，或制作以fpga/cpld為基礎(chǔ)的專用集成電路芯片asic。4.電路測試、分析所要求的各項功能和指標(biāo)，或?qū)hdl描述的電路作功能仿真和時序仿真，對asic芯片作脫機運行。5.運行制作的硬件電路，操作各項設(shè)計功能是否正常穩(wěn)定，交驗并演示所設(shè)計制作的電路裝置6 總結(jié)設(shè)計中各主要環(huán)節(jié)的資料，整理打印出規(guī)范的設(shè)

6、計報告。第3章 系統(tǒng)設(shè)計3.1設(shè)計方案該電路由搶答模塊，鎖存模塊，定時模塊，報警模塊組成。搶答模塊：由5個按鈕組成，包括4個選手按鈕和1個主持人按鈕。當(dāng)主持人按鈕為低電平時，進行電路清零；為高電平時，選手開始搶答。當(dāng)?shù)谝粋€選手搶到題后，發(fā)光二極管亮，顯示其編號，并且揚聲器響。鎖存模塊：當(dāng)?shù)谝粋€選手搶到題后，若再有選手按按鈕，不再識別其搶答信號。定時模塊：主持人發(fā)出搶答信號后，電路進行自動計時，規(guī)定選手搶答在一定時間內(nèi)完成。報警模塊：與定時模塊共同作用，如給定時間內(nèi)無人搶答，揚聲器響應(yīng)報警，該題作廢，進行下一題搶答。3.2 系統(tǒng)設(shè)計 3.2.1 結(jié)構(gòu)框圖及說明 分析各項設(shè)計要求后，可繪制如下系統(tǒng)

7、原理框圖結(jié)構(gòu)圖說明第一信號鑒別電路是搶答器的關(guān)鍵電路，其任務(wù)是鑒別并鎖存第一搶答者的信號，這類電路可以選用各種觸發(fā)器、鎖存器構(gòu)成，也可用vhdl語言語言自己編寫。其他模塊的功能如前面所述，這里不再重復(fù)。3.2.2 系統(tǒng)原理圖及工作原理 工作原理：主持人按鈕（q0）撥向低電平，u1，u2的清零端clr為低電平，實現(xiàn)電路清零，當(dāng)主持人按鈕撥向高電平，clr高電平無效，此刻搶答開始，由于q1q4原始狀態(tài)為高電平，使得四輸入與門輸出為高電平，cp=1，不能觸發(fā)。 當(dāng)?shù)谝粋€人按下?lián)尨鸢粹o，輸入低電平，四輸入與門電平值由1跳變?yōu)?，此刻cp=0，觸發(fā)u1，使得u1輸出端q=1，此后無論其他選手再按按鈕，c

8、p=0不變，實現(xiàn)對其他選手的鎖存功能，u1輸出q也一直保持為1，所以對于u2器件，只有一個脈沖觸發(fā)，其輸出q1q4僅為s0s1的第一個狀態(tài)，在經(jīng)u3器件進行轉(zhuǎn)換后，由發(fā)光二極管輸出（點亮第一個搶答選手對應(yīng)的發(fā)光二極管）。而答題計時部分，由u2的輸出端alm=1使能u4，進行計時，計時輸出由發(fā)光二極管顯示。當(dāng)在規(guī)定的時間沒有答題結(jié)束，則蜂鳴器發(fā)出報警聲。3.3 單元電路設(shè)計(1). catch 元件器件生成所使用的vhdl語言：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_lo

9、gic_unsigned.all;entity catch is port(cp : in std_logic; clr : in std_logic; q :out std_logic);end catch;architecture behavioral of catch is beginprocess(cp,clr) begin if clr =0 then q=0; elsif cpevent and cp=0then q=1; end if;end process;end behavioral;器件描述：clr：clr=0，清零，且q=0；clr=1，無效。cp：cp=1，q=0；cp

10、=0，q=1；(2). lock 元件器件生成所使用的vhdl語言：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity lock is port(d1 : in std_logic; d2 : in std_logic; d3 : in std_logic; d4 : in std_logic; clk : in std_logic; clr : in std_logic; q1 : out std_logic; q2 : out

11、 std_logic; q3 : out std_logic; q4 : out std_logic; alm : out std_logic);end lock;architecture behavioral of lock isbeginprocess(clk)begin if clr=0 then -低電平有效 q1=0; q2=0; q3=0; q4=0; alm=0; elsif clkevent and clk=1 then q1=d1; q2=d2; q3=d3; q4=d4; alm=1; end if;end process;end behavioral; 器件描述：clk：

12、當(dāng)clk=0時，q1q4=0，alm=0；當(dāng)clk=1時， q1=d1;q2=d2;q3=d3;q4qqqqq=1111; end case; end process;end behavioral;器件描述：該器件主要實現(xiàn)d1d4輸入的轉(zhuǎn)換功能，也就是將最原始的搶答輸入進行轉(zhuǎn)換，通過該器件，將原始搶答時刻s1s4狀態(tài)輸出至發(fā)光二極管，也就最終實現(xiàn)誰先搶答，對應(yīng)的發(fā)光二極管點亮。(4). count 元件器件生成所使用的vhdl語言：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std

13、_logic_unsigned.all;entity count is port(clk : in std_logic; en : in std_logic; h : out std_logic_vector(3 downto 0); l : out std_logic_vector(3 downto 0); sound : out std_logic);end count;architecture behavioral of count isbegin process(clk,en) variable hh,ll:std_logic_vector(3 downto 0); begin if

14、clkevent and clk=1 then if en=1 then if ll=0 and hh=0 then sound=1; elsif ll=0 then ll:=1001; hh:=hh-1; else ll:=ll-1; end if; else sound=0; hh:=1001; ll:=1001; end if; end if; h=hh; l=ll; end process; end behavioral;器件描述：該器件主要是一個計時器件，計時可以由主持人自己設(shè)定， h為高位，l為地位，由alm輸入到使能端使能，開始計時，當(dāng)外部來一個時鐘脈沖，自減一，當(dāng)?shù)褂嫊r結(jié)束時，

15、sound=1，使得報警器響。第4章 軟件仿真4.1 仿真電路圖4.2 仿真過程編譯無誤之后，將以上原理圖生成vhdl語言，繼而生成vhdtest文件，將激勵信號輸入vhdtest文件，進行仿真。激勵信號：s0 = 0;s1 = 1;s2 = 1;s3 = 1;s4 = 1;wait for 5ns;s0 = 1;wait for 2ns;s1 = 0;wait for 2ns;s2 = 0;wait for 2ns;s3 = 0;wait for 2ns;s4 = 0;wait for 5ns;s0 = 0;s1 = 1;s2 = 1;s3 = 1;s4 = 1;wait for 5ns;s

16、0 = 1;wait for 2ns;s2 = 0;wait for 2ns;s1 = 0;wait for 2ns;s3 = 0;wait for 2ns;s4 = 0;wait for 5ns;s0 = 0;s1 = 1;s2 = 1;s3 = 1;s4 = 1;wait for 5ns;s0 = 1;wait for 2ns;s3 = 0;wait for 2ns;s1 = 0;wait for 2ns;s2 = 0;wait for 2ns;s4 = 0;wait for 5ns;s0 = 0;s1 = 1;s2 = 1;s3 = 1;s4 = 1;wait for 5ns;s0 =

17、1;wait for 2ns;s4 = 0;wait for 2ns;s1 = 0;wait for 2ns;s2 = 0;wait for 2ns;s3 = 0;wait for 5ns;4.3 仿真結(jié)果仿真波形如下：經(jīng)觀察檢測，仿真結(jié)果符合預(yù)定要求。第5章 安裝調(diào)試5.1 安裝調(diào)試過程根據(jù)要求，下載原理圖設(shè)計如下經(jīng)計算，選用兩個256分頻，一個16分頻，即1m分頻，獲得所需脈沖；將count的sound引腳接蜂鳴器，實現(xiàn)報警；將ch41a及count的輸出通過j4b _4s接到8個led上，其中，前4個用來顯示搶到題的選手序號，后4個用來顯示時間，實現(xiàn)答題倒計時。5.2 故障分析下載過程中

18、有以下問題（1）原理圖生成vhdl語言時，出現(xiàn)錯誤，經(jīng)檢查，原因主要有：部分輸出管腳為空；端口未定義屬性。（2）蜂鳴器聲音刺耳經(jīng)查找資料，這是頻率選擇不合適的問題，（3）未答題前，指示燈全亮程序編寫問題，由于疏忽，未輸入信號前，ch41a的q3.0引腳輸出，初始狀態(tài)設(shè)為了“1111”，應(yīng)設(shè)為“0000”，這樣，未答題前，前4個led就全滅了，符合要求。第6章 心得體會這次實驗總共經(jīng)歷了兩周的時間，從功能需求分析到功能時序邏輯分析，從程序的設(shè)計到程序的調(diào)試，從系統(tǒng)的仿真到系統(tǒng)的調(diào)試、下載，最后終于完成了這次具有實際使用價值的實驗。在設(shè)計中我運用自己平時學(xué)到的一些知識，以及自己在課下所查找的進行設(shè)計，剛開始遇到很多困難，包括對vhdl語言的不熟悉，后來一