基于FPGA的圖像數(shù)據(jù)傳輸控制系統(tǒng)的設(shè)計(jì)本科畢業(yè)設(shè)計(jì)

1、武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文）基于fpga的圖像數(shù)據(jù)傳輸控制系統(tǒng)設(shè)計(jì)學(xué)院（系）： xx 專業(yè)班級： xx 學(xué)生姓名： xx 指導(dǎo)教師： xx 學(xué)位論文原創(chuàng)性聲明本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包括任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫的成果作品。本人完全意識到本聲明的法律后果由本人承擔(dān)。作者簽名： 年 月 日學(xué)位論文版權(quán)使用授權(quán)書本學(xué)位論文作者完全了解學(xué)校有關(guān)保障、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向有關(guān)學(xué)位論文管理部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。本人授權(quán)省級優(yōu)秀學(xué)士論文評選機(jī)構(gòu)將本學(xué)位論文

2、的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。本學(xué)位論文屬于1、保密囗，在 年解密后適用本授權(quán)書2、不保密囗 。（請?jiān)谝陨舷鄳?yīng)方框內(nèi)打“”）作者簽名： 年 月 日導(dǎo)師簽名： 年 月 日本科生畢業(yè)設(shè)計(jì)（論文）任務(wù)書學(xué)生姓名：xx 專業(yè)班級：xx 指導(dǎo)教師：xx 工作單位：xx設(shè)計(jì)(論文)題目: 基于fpga的圖像數(shù)據(jù)傳輸控制系統(tǒng)的設(shè)計(jì)設(shè)計(jì)（論文）主要內(nèi)容：在掌握學(xué)習(xí)fpga的基本原理、結(jié)構(gòu)和應(yīng)用的基礎(chǔ)上，完成基于fpga的圖像數(shù)據(jù)傳輸控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)。要求完成的主要任務(wù):1、查閱不少于15篇的相關(guān)資料，其中英文文獻(xiàn)不少于3篇，完成開題報(bào)告。2、

3、fpga基本系統(tǒng)的設(shè)計(jì)。3、fpga外圍系統(tǒng)的設(shè)計(jì)。4、完成不少于5000漢字的英文文獻(xiàn)翻譯。5、完成不少于12000字的論文。必讀參考資料：1 王慶友光電技術(shù)北京：電子工業(yè)出版社，20052jinghong.duandevelopment of image processing system based on dsp and fpga.electronic measurement and instruments，aug.16， 2007-july 18 20073bob zeidman著, 趙宏圖譯基于fpga&cpld的數(shù)字ic設(shè)計(jì)方法北京：北京航空航天大學(xué)出版社指導(dǎo)教師簽名： 系主任簽名

4、： 院長簽名（章）武漢理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文）開題報(bào)告1、目的及意義（含國內(nèi)外的研究現(xiàn)狀分析）本次畢業(yè)設(shè)計(jì)的題目為基于fpga的圖像數(shù)據(jù)傳輸控制系統(tǒng)的設(shè)計(jì)，是通過搭建硬件平臺以及用硬件描述語言來控制圖像處理和數(shù)據(jù)的采集及傳輸?shù)?。作為大學(xué)本科最重要的一次實(shí)踐性課程，我選擇這個(gè)課題主要是基于以下原因。圖像數(shù)據(jù)的傳輸在當(dāng)今信息化時(shí)代已成為最普遍最重要的技術(shù)，在通信、衛(wèi)星、遙感、導(dǎo)航、監(jiān)控等各項(xiàng)技術(shù)中，圖像數(shù)據(jù)采集前端都是必須的。與我們生活聯(lián)系較為緊密的就很多，如攝像機(jī)、照相機(jī)、視頻系統(tǒng)等等。數(shù)據(jù)的傳輸和控制的精確度和準(zhǔn)確性都會影響人或機(jī)器的下一步操作。因此，作為一種基本技術(shù)，在各領(lǐng)域內(nèi)，對其研

5、究都是十分深入的，已經(jīng)有各種方法對其進(jìn)行了實(shí)現(xiàn)。 目前國內(nèi)外的圖像數(shù)據(jù)采集手段多種多樣，在主控制模塊上有基于arm的，有基于dsp的，還有基于專用單片機(jī)的；在數(shù)據(jù)和控制信號傳輸上有基于usb2.0的，有基于rs-232串行通信的，或是epp并行方式的；圖像傳感器上既有采用ccd的，也有采用cmos的。但目前市場上和技術(shù)實(shí)現(xiàn)上是以fpga現(xiàn)場可編程門陣列為主控的最為普遍。南京林大的洪冠和南京鐵職的趙茂成等人在“基于plc的肉碎骨圖像采集控制系統(tǒng)中”采用可編程邏輯器件plc為控制核心，控制激光ccd和x射線相機(jī)實(shí)現(xiàn)碎骨圖像采集，獲得較高的圖像分辨率。北京航空航天大學(xué)的任貴偉和張海在“基于arm緊湊

6、型圖像采集系統(tǒng)”中利用arm7（lpc2210）與cmos（ov7620）實(shí)現(xiàn)了一個(gè)緊湊型圖像采集、處理系統(tǒng)；利用lpc2210數(shù)據(jù)總線的工作方式，有效地消除了ov7620對系統(tǒng)數(shù)據(jù)總線的干擾。sccb控制，圖像數(shù)據(jù)的采集、處理以及傳輸都由一片lpc22lo完成，特別適合于對功耗、體積要求較嚴(yán)格的嵌入式應(yīng)用。此次我的畢業(yè)設(shè)計(jì)要求以fpga為平臺，設(shè)計(jì)一個(gè)系統(tǒng)來控制圖像和數(shù)據(jù)的傳輸，國內(nèi)已經(jīng)有類似的研究設(shè)計(jì)并取得了相關(guān)成果，我此次則是期望通過個(gè)人的能力能設(shè)計(jì)出基于fpga的圖像數(shù)據(jù)傳輸控制系統(tǒng)，使系統(tǒng)更簡化、精確、有效，并能應(yīng)用于某一領(lǐng)域。此外，就我個(gè)人來說，由于本次設(shè)計(jì)的重點(diǎn)是利用fpga，這

7、是一門既成熟又非常具有實(shí)用性的學(xué)問，在本科期間只接觸了皮毛，現(xiàn)欲利用這一機(jī)會，對該課程進(jìn)行深入學(xué)習(xí)，使自己額外掌握一項(xiàng)技能，爭取通過本次畢業(yè)設(shè)計(jì)掌握fpga的開發(fā)設(shè)計(jì)與實(shí)用基本知識，為今后的學(xué)習(xí)工作奠定基礎(chǔ)，作為一名電子信息類專業(yè)的理科生，掌握了數(shù)模電、單片機(jī)、編程語言的同時(shí)，邏輯可編程器件相關(guān)的知識也很重要。本次研究希望設(shè)計(jì)出一種能夠在某一專用場所使用的圖像數(shù)據(jù)傳輸器控制系統(tǒng)。2、基本內(nèi)容和技術(shù)方案數(shù)據(jù)傳輸控制系統(tǒng)其實(shí)是利用fpga芯片控制數(shù)據(jù)采集前端采集到的原始信號依次進(jìn)行數(shù)模轉(zhuǎn)換，數(shù)據(jù)處理等操作后儲存到存儲器里，可供cpu讀取進(jìn)行運(yùn)算和處理后，再傳輸?shù)酵獠拷K端，系統(tǒng)的各項(xiàng)動作和反應(yīng)都由f

8、pga控制。而本次設(shè)計(jì)的內(nèi)容則為圖像數(shù)據(jù)的傳輸控制，即是要利用fpga芯片控制圖像傳感器（本次利用的是cmos傳感器）獲取圖像信號，再將其轉(zhuǎn)換成數(shù)字信號，通過fpga控制,對此圖像數(shù)據(jù)進(jìn)行一系列的處理后，將圖像數(shù)據(jù)存儲到儲存器（或是顯示到監(jiān)視設(shè)備）。技術(shù)方案上，本次設(shè)計(jì)將通過對系統(tǒng)進(jìn)行原理方案的設(shè)計(jì)，然后選取合理fpga芯片及cmos傳感器和其它外圍的硬件器件，搭建成具可行性的電路，編寫出相應(yīng)的控制程序。這一系列工作都先將借助于quartus ii這個(gè)fpga設(shè)計(jì)仿真專用平臺，進(jìn)行系統(tǒng)設(shè)計(jì)的驗(yàn)證及仿真工作，在電路上還可能會用到其他相關(guān)的電子電路設(shè)計(jì)平臺。此外，本次設(shè)計(jì)將采用仿真與實(shí)際相結(jié)合的研

9、究方法。在計(jì)算機(jī)上的軟件上建立一個(gè)仿真系統(tǒng)，對各原始數(shù)據(jù)的處理和運(yùn)算設(shè)計(jì)一套流程和算法，在仿真獲得成功的情況下，將會利用fpga開發(fā)板和外圍電路做出實(shí)物。3、進(jìn)度安排第13周：查閱相關(guān)文獻(xiàn)資料，明確研究內(nèi)容，確定方案，完成開題報(bào)告。第47周：了解研究所需要掌握的基本知識和能力，通過自學(xué)和向他人學(xué)習(xí)來掌握這些知識能力。第810周：學(xué)習(xí)開始動手進(jìn)行設(shè)計(jì)和實(shí)驗(yàn)，進(jìn)行調(diào)試使?jié)M足基本要求，開始進(jìn)行論文的撰寫。第1214周：完成并修改畢業(yè)論文。第15周：準(zhǔn)備論文答辯。4、指導(dǎo)教師意見 指導(dǎo)教師簽名： 年 月 日目 錄摘 要iabstractii1 緒論11.1 論文的目的意義11.2 國內(nèi)外研究背景11.

10、3 論文的主要內(nèi)容22 基于fpga的系統(tǒng)設(shè)計(jì)32.1 fpga簡介32.2 cyclone ii系列芯片72.3 quartus ii簡介82.4 hdl描述語言簡介103 圖像傳輸系統(tǒng)方案設(shè)計(jì)133.1 系統(tǒng)總體方案133.2 各模塊器件的選擇134 系統(tǒng)各模塊的設(shè)計(jì)164.1圖像數(shù)據(jù)采集模塊164.2圖像數(shù)據(jù)存儲模塊195結(jié)論21參考文獻(xiàn)22附 錄23致 謝26摘 要在當(dāng)今信息科技日益發(fā)達(dá)的時(shí)代，隨著數(shù)字多媒體技術(shù)的發(fā)展，圖像數(shù)據(jù)的采集和傳輸作為視頻圖像類信息交換的第一項(xiàng)工作，已經(jīng)越來越普及。在軍事上、工業(yè)上以及人們的日常生活中，圖像采集傳輸工作隨處可見，目前人們接觸較多的視頻和圖片等多

11、媒體文件幾乎全部源自圖像數(shù)據(jù)采設(shè)備的獲取。通過圖像采集系統(tǒng)采集圖像（視頻或圖片），然后經(jīng)過數(shù)據(jù)處理后可以傳輸?shù)狡渌O(shè)備予以存儲或顯示。圖像采集是圖像處理的前提。本論文主要研究的內(nèi)容便是圖像的獲取和傳輸問題，設(shè)計(jì)一個(gè)圖像傳輸控制系統(tǒng)，以fpga為主控模塊，控制圖象傳感器（cmos圖像傳感器）將圖像傳輸?shù)酱鎯υO(shè)備中。論文重點(diǎn)研究的是系統(tǒng)的硬件原理設(shè)計(jì)和其中各個(gè)時(shí)刻各模塊的邏輯時(shí)序的控制。關(guān)鍵詞： fpga；quartus ii；cmos圖像傳感器；圖像采集；數(shù)據(jù)傳輸abstractin this era when information technology highly developed, w

12、ith the development of digital multimedia technology, image acquisition, as the first step of image information exchange , has been mor and more popular. in the military,industry, and peoples daily life,image acquisiton and transmission were seen everywhere.and in now days, most of the multimedia fi

13、les we use, such as videos and photos, are from image acquisition device. images(video or photo) must be collected by an image acquisition fist, then it could be transferred to other devicws or displayed after being data processed.image acquisition is a prerequisite for image processing. the content

14、 of this thesis is about the problem of the image acquisition , and the design of an image transmission and controlling system that use fpga as the main control module to control the image sensor(cmos image sensor ) to transfer the data to the storage devices .a big part of the thasis will focus on

15、the design of the hardware system and the logic control of each module . key words：fpga；quartus ii；cmos imag sensor；image acquisition；data transmission1 緒論本論文的題目為“基于fpga的圖像數(shù)據(jù)傳輸控制系統(tǒng)的設(shè)計(jì)”，主要研究的是用現(xiàn)場可編程門陣列器件來控制圖像數(shù)據(jù)的獲取和傳輸問題。1.1 論文的目的意義圖像與當(dāng)今人們的生活已經(jīng)密不可分了，它是人們現(xiàn)在獲取和交換信息的重要途徑。圖像的采集與傳輸技術(shù)在當(dāng)今信息化時(shí)代已成為最普遍最重要的技術(shù)，在通信

16、、衛(wèi)星、遙感、導(dǎo)航、監(jiān)控等各項(xiàng)技術(shù)中，圖像數(shù)據(jù)采集前端都是必須的。與我們生活比較聯(lián)系較為緊密的就很多，如攝像機(jī)、照相機(jī)、視頻系統(tǒng)等等。這些多媒體信息對社會的發(fā)展，對人們的工作甚至日常生活都影響甚大1-3。圖像數(shù)據(jù)的獲取與傳輸作為一種基本技術(shù)，在各領(lǐng)域內(nèi)，對其研究都是十分深入的，已有各種方法對其進(jìn)行實(shí)現(xiàn)。故對于我們來說，掌握這門技術(shù)并不斷地試圖去改進(jìn)和創(chuàng)新，讓技術(shù)在我們的探索中不斷進(jìn)步和成熟是具有重要的現(xiàn)實(shí)意義的。本論文就是基于這一目的，以個(gè)人的思維對圖像采集系統(tǒng)的搭建進(jìn)行嘗試，力圖使其具有獨(dú)到之處，能夠被用到某一專用場合。 此外，就我個(gè)人來說，由于本次設(shè)計(jì)的重點(diǎn)是利用fpga，這是一門既成熟又

17、非常具有實(shí)用性的學(xué)問，在本科期間只接觸了皮毛，現(xiàn)欲利用這一機(jī)會，對該課程進(jìn)行深入研究，使自己額外掌握一項(xiàng)技能，爭取通過本次畢業(yè)設(shè)計(jì)掌握fpga的開發(fā)設(shè)計(jì)與實(shí)用基本知識，為今后的學(xué)習(xí)工作奠定基礎(chǔ)，作為一名電子信息類專業(yè)的理科生，掌握了數(shù)模電、單片機(jī)、編程語言的同時(shí)，邏輯可編程器件等相關(guān)的知識也很重要。本次研究希望設(shè)計(jì)出這樣一種系統(tǒng)能夠在某一專用場所為數(shù)據(jù)的傳輸器控制作用，例如作為在高速公路上的車型速度控制，也是對數(shù)據(jù)傳輸?shù)目刂?，或如電子溫度?jì)中的數(shù)據(jù)傳輸控制等等。1.2 國內(nèi)外研究背景目前國內(nèi)外的圖像數(shù)據(jù)采集手段很豐富。在主控制模塊上有基于arm的，有基于dsp的，還有基于專用單片機(jī)的；在數(shù)據(jù)和

18、控制信號傳輸上有基于usb2.0的，有基于rs-232串行通信的，或是epp并行方式的；圖像傳感器上既有采用ccd的，也有采用cmos的4-5。但目前市場上和技術(shù)實(shí)現(xiàn)上是以fpga現(xiàn)場可編程門陣列為主控的最為普遍。南京林大的洪冠和南京鐵職的趙茂成等人在“基于plc的肉碎骨圖像采集控制系統(tǒng)中”采用可編程邏輯器件plc為控制核心，控制激光ccd和x射線相機(jī)實(shí)現(xiàn)碎骨圖像采集，獲得較高的圖像分辨率6。北京航空航天大學(xué)的任貴偉和張海在“基于arm緊湊型圖像采集系統(tǒng)”中利用arm7（lpc2210）與cmos（ov7620）實(shí)現(xiàn)了一個(gè)緊湊型圖像采集、處理系統(tǒng)；利用lpc2210數(shù)據(jù)總線的工作方式，有效地消

19、除了ov7620對系統(tǒng)數(shù)據(jù)總線的干擾。sccb控制，圖像數(shù)據(jù)的采集、處理以及傳輸都由一片lpc22lo完成，特別適合于對功耗、體積要求較嚴(yán)格的嵌入式應(yīng)用7。圖1 市場上設(shè)計(jì)的圖像采集傳輸系統(tǒng)此次我的畢業(yè)設(shè)計(jì)要求以fpga為平臺，設(shè)計(jì)一個(gè)系統(tǒng)來控制圖像和數(shù)據(jù)的傳輸，國內(nèi)已經(jīng)有類似的研究設(shè)計(jì)并取得了相關(guān)成果，我此次則是期望通過個(gè)人的能力能設(shè)計(jì)出基于fpga的圖像數(shù)據(jù)傳輸控制系統(tǒng)，使系統(tǒng)更簡化、精確、有效，并能應(yīng)用于某一領(lǐng)域8。1.3 論文的主要內(nèi)容論文著重?cái)⑹隽死胒pga技術(shù)來實(shí)現(xiàn)圖像數(shù)據(jù)的采集和傳輸技術(shù)。論文將利用數(shù)章的篇幅來敘述fpga相關(guān)的知識以及fpga的開發(fā)平臺quartus ii的應(yīng)

20、用。然后將會對本次設(shè)計(jì)的基于fpga和cmos圖像傳感器圖像采集和傳輸系統(tǒng)進(jìn)行詳細(xì)的講解，對系統(tǒng)進(jìn)行原理方案的設(shè)計(jì)，然后選取合理fpga芯片及cmos傳感器和其它外圍的硬件器件，搭建成具可行性的電路，借助于quartus ii這個(gè)fpga設(shè)計(jì)仿真專用平臺，編寫出相應(yīng)的控制程序，進(jìn)行系統(tǒng)設(shè)計(jì)的驗(yàn)證及仿真工作。2 基于fpga的系統(tǒng)設(shè)計(jì)本次設(shè)計(jì)的基礎(chǔ)是fpga，開發(fā)和仿真平臺是在quartus ii上，還會利用到hdl語言，現(xiàn)分別對這幾個(gè)概念做以介紹。2.1 fpga簡介fpga（field-programmable gate array），指的是現(xiàn)場可編程門陣列，它是在pal、gal、cpld等

21、可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展起來的一種技術(shù)。fpga采用了邏輯單元陣列l(wèi)ca（logic cell array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊clb（configurable logic block）、輸出輸入模塊iob（input output block）和內(nèi)部連線（interconnect）三個(gè)部分。目前主流的fpga仍是基于查找表技術(shù)的，但基本性能大幅度提高，并且整合了常用功能（如ram、時(shí)鐘管理和dsp）的硬核（asic型）模塊。fpga芯片主要由7部分組成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時(shí)鐘管理、嵌入塊式ram、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌

22、專用硬件模塊9-10，如圖2所示。clbclbclbclbclbclbiobiobiobiobiobiobiobiobsram sramiobiobiobiobiobiobiobiobiobiobdcm圖2 fpga芯片的內(nèi)部結(jié)構(gòu) 2.1.1 可編程輸入輸出單元可編程輸入輸出單元（iob）簡稱i/o單元，是芯片與外圍電路的借口部分，可以完成不同電氣特性下對輸入輸出信號的驅(qū)動與匹配要求。fpga芯片內(nèi)的輸入輸出口按組分類，每組能獨(dú)立支持不同的i/o標(biāo)準(zhǔn)?？梢酝ㄟ^軟件來配置各i/o口的特性，可以改變驅(qū)動電流的大小，可改變上、下拉電阻。如圖3所示。圖3 可編程輸入輸出單元2.1.2 可配置邏輯塊可配

23、置邏輯塊（clb）是fpga內(nèi)的基本邏輯單元，如圖4所示。不同類型的fpga芯片內(nèi)部的可配置邏輯塊的特性和數(shù)量會各有不同，但每個(gè)可配置邏輯塊內(nèi)都有一個(gè)可配置開關(guān)矩陣，該矩陣由若干個(gè)輸入、一些多路復(fù)用器和觸發(fā)器組成的?？梢詫﹂_關(guān)矩陣進(jìn)行配置，配置后的開關(guān)矩陣就可方便地用于處理組合邏輯、移位寄存器或ram，故開關(guān)矩陣在性能上設(shè)計(jì)的是十分靈活的。每個(gè)clb模塊不僅可以用于實(shí)現(xiàn)組合邏輯、時(shí)序邏輯，還可以配置為分布式ram和分布式rom。coutshiftcincincoutswitchmatrixslicex1y1slicex1y0slicex1y0slicex1y1tbuf x0y1tbuf x0y

24、0快速連接 到鄰近區(qū)圖4 可配置邏輯塊2.1.3 其他部分模塊數(shù)字時(shí)鐘管理模塊（dcm）。大多數(shù)fpga芯片均提供數(shù)字時(shí)鐘管理。xilinx公司目前推出的最先進(jìn)的fpga提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。相相位環(huán)路鎖定能夠提供精確的時(shí)鐘綜合，還具有降低抖動和實(shí)現(xiàn)過濾功能。嵌入式塊ram（bram）。大多數(shù)fpga都具有內(nèi)嵌的塊ram，這大大拓展了fpga的應(yīng)用范圍和靈活性。bram可被配置為單端口ram、雙端口ram、內(nèi)容地址存儲器 （cam）以及fifo等常用存儲結(jié)構(gòu)。cam存儲器在其內(nèi)部的每個(gè)存儲單元中都有一個(gè)比較邏輯，寫入 cam中的數(shù)據(jù)會和內(nèi)部的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的

25、所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應(yīng)用。除了塊ram，還可以將 fpga中的lut靈活地配置成ram、rom和fifo等結(jié)構(gòu)。豐富的布線資源。fpga芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為4類不同的類別。第一類是全局布線資源，用于芯片內(nèi)部全局時(shí)鐘和全局復(fù)位/置位的布線；第二類是長線資源，用以完成芯片 bank間的高速信號和第二全局時(shí)鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時(shí)鐘、復(fù)位等控制信號線。布線資源連通fpga內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳

26、輸速度。底層內(nèi)嵌功能單元。內(nèi)嵌功能模塊主要指延遲鎖定環(huán)（dll）、相位鎖定換（pll）、數(shù)字信號處理器（dsp）和中央處理單元（cpu）等軟處理核（softcore）?，F(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片fpga成為了系統(tǒng)級的設(shè)計(jì)工具，使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向soc平臺過渡。dll和pll具有類似的功能，可以完成時(shí)鐘高精度、低抖動的倍頻和分頻，以及占空比調(diào)整和移相等功能。pll 和dll可以通過ip核生成的工具方便地進(jìn)行管理和配置。內(nèi)嵌專用硬核。內(nèi)嵌專用硬核是相對底層嵌入的軟核而言的，指fpga處理能力強(qiáng)大的硬核（hard core），等效于asic電路。為了提高fpga性能，

27、芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。例如：為了提高fpga的乘法速度，主流的fpga 中都集成了專用乘法器；為了適用通信總線與接口標(biāo)準(zhǔn)，很多高端的fpga內(nèi)部都集成了串并收發(fā)器（serdes），可以達(dá)到數(shù)十gbps的收發(fā)速度。2.1.4 fpga的應(yīng)用fpga器件自身的高度靈活性使得它的應(yīng)用范圍極其廣泛。目前在電子信息領(lǐng)域，fpga的應(yīng)用表現(xiàn)在以下幾個(gè)方面11-13。fpga在邏輯控制電路中的應(yīng)用。這應(yīng)該是fpga最基本的應(yīng)用，通過對fpga的邏輯編程，可以輕易生成任意組合邏輯電路的時(shí)序，對邏輯電路中的其他芯片起控制作用。fpga在數(shù)字信號處理技術(shù)中有重大應(yīng)用。由于fpga具有強(qiáng)大的運(yùn)算

28、和數(shù)據(jù)處理能力，故當(dāng)今基于fpga的數(shù)字信號處理能夠很好地解決一些無法簡單運(yùn)用dsp處理的問題，數(shù)字信號處理中常須用到的一些模塊如乘法器、除法器、濾波器、延時(shí)器、鎖相器、比較器等等在fpga中都能很容易的實(shí)現(xiàn)。因此數(shù)字信號處理中常見的復(fù)雜計(jì)算如傅里葉變換、拉普拉斯變換等都可輕易解決。此外，在一些特定場合，fpga對dsp也有很好的輔助作用。fpga在微機(jī)系統(tǒng)中的應(yīng)用。由于fpga豐富的i/o口資源和強(qiáng)大的模塊化功能，使得其幾乎可以取代微機(jī)系統(tǒng)中現(xiàn)有的全部微機(jī)接口芯片，實(shí)現(xiàn)微機(jī)系統(tǒng)中的總線控制、地址譯碼、中斷和dma控制、dram管理和i/o接口電路功能。并且，利用fpga可把微機(jī)系統(tǒng)的功能集成

29、在同一芯片中，實(shí)現(xiàn)“功能集成”。此外，fpga可用于產(chǎn)品設(shè)計(jì)上14。fpga因?yàn)榫邆浣涌?，控制，功能ip，內(nèi)嵌cpu等特點(diǎn)有條件實(shí)現(xiàn)一個(gè)構(gòu)造簡單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計(jì)。因此，在產(chǎn)品設(shè)計(jì)領(lǐng)域，fpga前景廣闊。2.1.5 fpga開發(fā)過程對于基于fpga的系統(tǒng)，其開發(fā)過程有分析設(shè)計(jì)，eda仿真設(shè)計(jì)等步驟，具體如下圖所示。任務(wù)分析，確定系統(tǒng)邏輯功能權(quán)衡比較，選定功能實(shí)現(xiàn)算法邏輯劃分，繪制系統(tǒng)結(jié)構(gòu)框圖選擇器件，完成eda工程設(shè)計(jì)化整為零，逐個(gè)設(shè)計(jì)功能模塊圖5 fpga開發(fā)分析流程設(shè)計(jì)輸入綜 合fpga/cpld適配fpga/cpld編程下載在線測試時(shí)序仿真功能仿真圖6 軟件平臺上的開發(fā)

30、流程2.2 cyclone ii系列芯片此次系統(tǒng)設(shè)計(jì)的核心芯片就是cyclone ii系列的fpga芯片。cyclone ii采用全銅層、低k值、1.2伏sram工藝設(shè)計(jì)，裸片尺寸被盡可能最小的優(yōu)化。采用300毫米晶圓，以tsmc成功的90nm工藝技術(shù)為基礎(chǔ)，如圖7所示。pllpll pll plllogicarraym4kblockslogicarraylogicarraym4kblockslogicarrayioesioesioesioes embedded multipliers圖7 cycloneii系列fpga的內(nèi)部結(jié)構(gòu)示意圖器件主要由以行列形式排列的邏輯陣列塊(logic arra

31、y block,lab)、嵌入式存儲器塊及嵌入式乘法器組成，鎖相環(huán)(pll)為fpga提供時(shí)鐘，輸入輸出單元(inputoutput element,ios)提供輸入輸出接口邏輯。邏輯陣列、嵌入式存儲器塊、嵌入式乘法器、輸入輸出單元及鎖相環(huán)之間可實(shí)現(xiàn)各種速度的信號互聯(lián)。邏輯單元是cyclone ii系列中可實(shí)現(xiàn)用戶邏輯定制的最小單元，cyclone ii 器件提供了4608到68416個(gè)邏輯單元（le），并具有一整套最佳的功能，包括嵌入式18比特18比特乘法器、專用外部存儲器接口電路、4kbit嵌入式存儲器塊、鎖相環(huán)（pll）和高速差分i/o能力。每16個(gè)le組成一個(gè)邏輯陣列塊(lab)。la

32、b以行列形式在fpga器件中排列。cycloneii系列fpga有片內(nèi)pll，并有多達(dá)16個(gè)全局時(shí)鐘網(wǎng)絡(luò)為邏輯陣列塊、嵌入式存儲器塊、嵌入式乘法器和輸入輸出單元提供時(shí)鐘。m4k嵌入式存儲器塊由帶校驗(yàn)的4k位(4096位)真雙口(ture dualport)ram組成，可配置成真雙口模式、簡單雙口模式或單口模式的存儲器，位寬最高可達(dá)36位，存取速度最高260mhz。m4k嵌入式存儲器分布于邏輯陣列塊之間。cyclone ii系列fpga的m4k嵌入式存儲器的容量為119k1152k位不等。每個(gè)嵌入式乘法器可以配置成兩個(gè)99或一個(gè)1818的乘法器，處理速度最高可達(dá)250mhz。cyclone ii

33、的嵌入式乘法器在fpga上按列排列。輸入輸出單元排列在邏輯陣列塊的行或列的末端，可以提供各種類型的單端或差分邏輯輸入輸出。2.3 quartus ii簡介 quartus ii 是altera公司在max plus ii基礎(chǔ)上研發(fā)出的新一代pld開發(fā)軟件。它具有易學(xué)易用、運(yùn)行速度快、可視化、集成化設(shè)計(jì)環(huán)境等優(yōu)點(diǎn)，支持原理圖、vhdl、verilog hdl及ahdl等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以實(shí)現(xiàn)從設(shè)計(jì)輸入到硬件配置的完整pld設(shè)計(jì)流程。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使得設(shè)計(jì)人員無須精通器件的內(nèi)部結(jié)構(gòu)，只需運(yùn)用自己熟悉的輸入工具（原理圖輸入或高級行為描述語言）進(jìn)行設(shè)

34、計(jì)15。quartus ii系統(tǒng)把這些設(shè)計(jì)轉(zhuǎn)換成最終結(jié)構(gòu)所需的格式，供實(shí)際使用。2.3.1 quartus ii的設(shè)計(jì)輸入方法quartus ii具有多種設(shè)計(jì)輸入方法，如原理圖輸入、vhdl、verilog hdl及ahdl等多種設(shè)計(jì)輸入形式?，F(xiàn)在對應(yīng)用比較多的兩種輸入形式做以介紹。原理圖輸入法。如圖8所示，這是一種最為直接的輸入方法，用quartus ii圖庫里提供的各種原理圖庫進(jìn)行設(shè)計(jì)輸入。采用這種方法的時(shí)候，可以從上到下將邏輯分塊，即把大規(guī)模的電路劃分成若干小塊的方法，這樣可以提高輸入效率。圖8 原理圖輸入界面硬件描述語言hdl輸入法。這也是本次設(shè)計(jì)將用到的方法。quartus ii平臺

35、支持vhdl，verilog hdl及ahdl 等多種語言描述。這種輸入方法的優(yōu)點(diǎn)是輸入效率高，結(jié)果易仿真，信號易觀察。但語言輸入必須依賴綜合器，只有好的綜合器才能把語言綜合成優(yōu)化的電路，因此對綜合器的要求較高。這種方法適用于大量的規(guī)范的、易于用語言描述的、易于綜合的電路設(shè)計(jì)，如圖9所示。圖9 hdl描述語言輸入界面2.3.2 編譯和仿真在設(shè)計(jì)輸入完成之后，可繼續(xù)在quartus ii上對設(shè)計(jì)進(jìn)行編譯和仿真。fpga的編譯和仿真分兩步進(jìn)行。首先是功能的驗(yàn)證。電路設(shè)計(jì)輸入完成后先需要檢查輸入是否正確，quartus ii提供了功能編譯的選項(xiàng)。此時(shí)的仿真由于未作布局布線，故其中不含延時(shí)信息，而且可

36、以預(yù)測所有信號，故對于初步功能的檢測非常方便，只需加入激勵(lì)信號，即自設(shè)的時(shí)鐘信號，觀察各個(gè)節(jié)點(diǎn)的信號，看與預(yù)測是否相同，并進(jìn)行修正。功能檢測完成后，需要進(jìn)行后仿真。選擇帶有延時(shí)的完全編譯。對每一個(gè)設(shè)計(jì)項(xiàng)目的acf配置文件里的參數(shù)進(jìn)行修改，包括器件的類型、管腳的設(shè)置、速率及面積的比重、時(shí)間參數(shù)要求和布線等設(shè)置。編譯完成后的仿真就是后仿真。2.4 hdl描述語言簡介hdl（hardware description language）即硬件描述語言，這是一種硬件設(shè)計(jì)人員用來進(jìn)行電子自動化設(shè)計(jì)（eda）的工具。其主要目的是用來編寫設(shè)計(jì)文件，建立電子系統(tǒng)行為級的仿真模型。即在計(jì)算機(jī)系統(tǒng)和相應(yīng)的軟件上用v

37、erilog hdl或vhdl建模對復(fù)雜的數(shù)字邏輯進(jìn)行仿真，然后自動生成相應(yīng)的數(shù)字邏輯網(wǎng)表，根據(jù)網(wǎng)表和選定工藝的器件自動生成具體電路，接著生成該工藝條件下上述具體電路德延時(shí)模型。仿真驗(yàn)證無誤后用于制造asic芯片或?qū)懭雈pga器件中。在 eda 技術(shù)領(lǐng)域中把用hdl 語言建立的數(shù)字模型稱為軟核（soft core），把用hdl 建模和綜合后生成的網(wǎng)表稱為固核（hard core）對這些模塊的重復(fù)利用縮短了開發(fā)時(shí)間，提高了產(chǎn)品開發(fā)率提高了設(shè)計(jì)效率。硬件描述語言有多種，如verilog hdl、vhdl、ahdl等，本次設(shè)計(jì)將是采用verilog hdl語言來實(shí)現(xiàn)。相比之下，verilog hdl

38、語言具有語法簡單、程序簡潔、容易掌握等優(yōu)點(diǎn)，因而，它是一種被廣泛使用的標(biāo)準(zhǔn)硬件描述語言，用于從算法級到開關(guān)級得多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門級和整體的電子數(shù)字系統(tǒng)之間。verilog hdl語言有一套系統(tǒng)的語法規(guī)則，并且有許多語法規(guī)則跟c語言一致。因此在有c語言基礎(chǔ)的情況下去學(xué)習(xí)verilog hdl語言比較容易16。具體說來這種行為描述語言具有以下八項(xiàng)功能： 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動時(shí)間。 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 提供了條件、if-else、case、循環(huán)程

39、序結(jié)構(gòu)。 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)(task)結(jié)構(gòu)。 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)(function)。 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 verilog hdl語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計(jì)。 verilog hdl的構(gòu)造性語句可以精確地建立信號的模型。這是因?yàn)樵趘erilog hdl中，提供了延遲和輸出強(qiáng)度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。如下即為一段verilog hdl語言舉例。module mux(en ,in0 ,in1 ,in2 ,in3

40、 ,sel ,out );input en ;input 7:0 in0 ,in1 ,in2 ,in3 ;input 1:0 sel ;output 7:0 out ;reg 7:0 out ;always (sel or en or in0 or in1 or in2 or in3 )beginif (en = 0) out = 81b0;elsecase (sel )0 : out = in0 ;1 : out = in1 ;2 : out = in2 ;3 : out = in3 ;default : out = 81b0;endcaseendendmodule這段verilog hdl

41、語言描述的是一個(gè)數(shù)據(jù)選擇器。其中涉及到：模塊聲明：module endmodule端口定義：input output 信號類型：reg 賦值形式：=常用語法：always語句（時(shí)序邏輯、部分組合邏輯）由于verilog hdl語言使得復(fù)雜的芯片變得易于被人腦所理解，同時(shí)使得硬件設(shè)計(jì)變得簡單順利，故傳統(tǒng)的原理圖設(shè)計(jì)方法正在被硬件描述語言所取代。3 圖像傳輸系統(tǒng)方案設(shè)計(jì)3.1 系統(tǒng)總體方案系統(tǒng)總體設(shè)計(jì)上包括兩個(gè)模塊，即圖像采集模塊和圖像存儲模塊，又可以分為以下幾個(gè)部分：圖象傳感器、a/d準(zhǔn)換器、fpga主控模塊、sram數(shù)據(jù)存儲器和d/a轉(zhuǎn)換器17。系統(tǒng)的原理框圖如下圖所示。顯示圖像傳感器圖像a/

42、d轉(zhuǎn)換fpga主控模塊sram存儲器sram存儲器圖像d/a轉(zhuǎn)換圖10 系統(tǒng)原理框圖該系統(tǒng)中，圖像傳感器把捕捉外界圖像轉(zhuǎn)換成模擬信號，在主控模塊fpga的控制下，該模擬信號經(jīng)a/d轉(zhuǎn)換后成為數(shù)字信號，并被傳輸?shù)酵獠看鎯ζ鱯ram中儲存起來，當(dāng)需要將圖像顯示出來時(shí)，在fpga的控制下，數(shù)字信號經(jīng)過d/a的轉(zhuǎn)換成模擬信號并傳輸?shù)酵獠匡@示器上。3.2 各模塊器件的選擇對應(yīng)系統(tǒng)原理框圖，分別選擇各部分合適的器件。fpga芯片。本系統(tǒng)采用altera公司的cycloneli系列fpga(ep2c20q240c8)作為系統(tǒng)的主控制器，該芯片具有18752個(gè)le，240kbit的內(nèi)部ram容量，26個(gè)內(nèi)嵌乘

43、法器單元，4個(gè)模擬鎖相環(huán)等，廣泛應(yīng)用于汽車電子、消費(fèi)電子、音視頻處理、通信以及測試測量等終端產(chǎn)品市場。圖11 cyclone ii型fpga芯片（ep2c20q240c8）圖像傳感器。圖像傳感器選擇cmos黑白攝像頭，它輸出模擬的黑白視頻圖像信號給后繼的a/d轉(zhuǎn)換器。a/d轉(zhuǎn)換器。本次設(shè)計(jì)采用一款視頻解碼芯片saa7111作為a/d轉(zhuǎn)換。該芯片的引腳如圖12所示。saa7111是philips 公司生產(chǎn)的可編程視頻處理器。該芯片集ad 與解碼功能于一身，片內(nèi)附有鎖相、自動鉗位、自動增益控制、時(shí)鐘產(chǎn)生、多制式解碼等電路，另外，saa7111還可對亮度、對比度和飽和度進(jìn)行控制。它既能支持pal 電

44、視制式，又可支持ntsc電視制式。saa7111a內(nèi)部含有i2c 接口，故可通過i2c總線對saa7111a的工作方式進(jìn)行設(shè)定，可以輸出標(biāo)準(zhǔn)的16位vpo數(shù)字信號。saa7111a的場同步信號vref、行同步信號href、奇偶場信號rts0、象素時(shí)鐘信號llc2都可由引腳直接引出，從而可省去時(shí)鐘同步電路，且其可靠性和方便性也有了很大的提高。圖12 芯片saa7111引腳圖sram存儲芯片。選用issi公司的sram(is61lv25616al)。is61lv25616al是issi公司的一款容量為256k16的且引腳功能完全兼容的4mb的異步sram，可為cyclone ii提供極大的外圍存儲

45、空間，也能滿足視頻圖像的存儲大容量需求。該款芯片的特點(diǎn)：工作電壓3.3伏；訪問時(shí)間10ns、12ns；芯片容量256k16；封裝形式44引腳tsopii封裝，也有48引腳mbga和44引腳soj封裝；采用0.18m技術(shù)制造。引腳功能a0a17是18位的地址輸入線；io0io15是16位的三態(tài)數(shù)據(jù)輸入輸出線；we寫控制線；ce片選信號；oe輸出使能信號；lb、hb低字節(jié)、高字節(jié)使能信號。4 系統(tǒng)各模塊的設(shè)計(jì)現(xiàn)在根據(jù)上一章中的總體原理框圖逐步來設(shè)計(jì)各模塊的硬件電路圖。4.1圖像數(shù)據(jù)采集模塊該模塊主要負(fù)責(zé)由fpga芯片控制圖像視頻芯片saa7111，使其處理由cmos攝像頭采集到的模擬圖像信號，本次

46、設(shè)計(jì)使用的是cmos黑白攝像頭，故只考慮圖像的亮度信號。saa7111對模擬圖像信號進(jìn)行提取和轉(zhuǎn)換，獲得圖像的8位數(shù)字信號，同時(shí)輸出行、場參考信號、行、場同步信號、以及奇偶場標(biāo)志信號，本次設(shè)計(jì)采集到的是灰度圖像，無色度信號，所以數(shù)據(jù)線是8位，如圖13所示。vpo7-0saa7111fpgahrefcrefvrefvshsrts0ramsclsdacmos圖像傳感器模擬信號圖像采集同步模塊圖13 圖像采集模塊原理圖這個(gè)模塊的控制只須對saa7111進(jìn)行初始化，就可進(jìn)行圖像的數(shù)據(jù)的采樣與傳輸。初始化數(shù)據(jù)都存儲在cyclone ii的內(nèi)部存儲器ram里，因?yàn)閟aa7111支持i2c總線，故fpga與

47、saa7111通過i2c總線傳輸方式，將初始化數(shù)據(jù)傳到saa7111的寄存器中，對其進(jìn)行初始化操作后，saa7111便開始進(jìn)行圖像的轉(zhuǎn)換處理。此時(shí)，fpga控制圖像數(shù)據(jù)傳輸?shù)诫S機(jī)存儲器sram中儲存?，F(xiàn)利用i2c總線技術(shù)對saa7111進(jìn)行初始化操作。4.1.1 saa7111的初始化設(shè)置對saa7111 的初始化主要對模擬輸入控制與輸出控制進(jìn)行配置。本設(shè)計(jì)對saa7111 的內(nèi)部寄存器的具體設(shè)置如下：(1)模擬輸入控制1(02h)、2(03h)、3(04h)、4(05h)寄存器02h的低三位用于設(shè)置saa7111的模擬信號輸入方式，共8種輸入方式可供選擇。第一種是輸入一路視頻信號，該信號經(jīng)a

48、/d采樣后得到的數(shù)據(jù)同時(shí)再送入色度和亮度信號處理電路；本次系統(tǒng)較簡單，對色度無要求，但也可采用這種模式，其它寄存器03h、04h、05h一起可用于控制輸入信號的增益、振幅和噪聲等，在此可直接采用其默認(rèn)值，不對其進(jìn)行設(shè)置。(2)輸出格式/延時(shí)控制0(10h)該寄存器中的最高兩位ofts1、ofts0為輸出格式選擇位，用于決定四種輸出格式，此次只需選擇8位灰度值輸出，故可以選擇第四種格式：yuv ccir-656 8bits，則須對該高兩位均設(shè)置為1，所以10h內(nèi)的字為c0h。(3)輸出控制1(11h)將該寄存器的第三位置1 時(shí)，vpo 輸出有效；將第二位置1 時(shí)，hs和vs 輸出有效。則寄存器1

49、1h中的字為60h。除此以外，其它位的設(shè)置均可以采用默認(rèn)設(shè)置。則寄存器的初始化值如下表所示：表1 saa7111初始化各寄存器值subaddress datasubaddressdatasubaddressdata00h01h 00h07h e0h 0dh 00h02h 00h 08h 88h 0eh 01h03h 33h 09h 01h 0fh 00h04h 00h0ah 80h10h c0h05h 00h 0bh 47h11h 60h 06hebh 0ch40h 12h1ch這樣，系統(tǒng)的入口參數(shù)可定義為:saa7111的從地址為48h，子地址為00h，隨后是saa7111各寄存器應(yīng)該設(shè)置的

50、19個(gè)數(shù)據(jù)，共21個(gè)字節(jié)的數(shù)據(jù)，相應(yīng)地在代碼中可以定義寄存器存儲上述數(shù)值，然后通過i2c總線將數(shù)據(jù)輸出到saa7111的內(nèi)部寄存器中，供其初始化。4.1.2 verilog hdl實(shí)現(xiàn)i2c總線i2c總線是一種由sda(串行數(shù)據(jù)線)和scl(串行時(shí)鐘線)組成的串行總線，它利用這兩根總線在主控制單元與被控ic之間進(jìn)行雙向數(shù)據(jù)傳送，各種被控電路均并聯(lián)在這條總線上。當(dāng)總線備用時(shí)，兩根線都是高電平，只有當(dāng)總線關(guān)閉時(shí)，scl才轉(zhuǎn)變?yōu)榈碗娖?。在?biāo)準(zhǔn)模式下，i2c總線的數(shù)據(jù)傳輸速度可達(dá)100 kbit/s，在高速模式下則可達(dá)400 kbit/s。由于在i2c總線上每傳輸一位數(shù)據(jù)都有1個(gè)時(shí)鐘脈沖相對應(yīng)，所以，

51、i2c總線的時(shí)鐘周期一般在2.5 s10 s之間。i2c總線為同步傳輸總線，其中與數(shù)據(jù)傳輸有關(guān)的信號有開始信號、停止信號、應(yīng)答信號和位傳輸?shù)?種類型。開始信號是在scl為高電平期間，sda出現(xiàn)由高電平向低電平的變化，由此啟動i2c總線，如圖14所示。停止信號是在scl為高電平期間，sda出現(xiàn)由低電平向高電平的變化，它意味著即將停止i2c總線的數(shù)據(jù)傳輸，如圖15所示。應(yīng)答信號是指接收數(shù)據(jù)的ic在接收到發(fā)送方發(fā)送的8 bit數(shù)據(jù)后，應(yīng)向發(fā)送數(shù)據(jù)的ic發(fā)出特定的低電平脈沖，表示已經(jīng)完成本次數(shù)據(jù)的接收。數(shù)據(jù)位傳輸是在i2c總線啟動后或應(yīng)答信號后的第18個(gè)時(shí)鐘脈沖對應(yīng)于1個(gè)字節(jié)的8個(gè)bit位的數(shù)據(jù)傳輸。

52、scl在高電平期間，數(shù)據(jù)串行傳輸；scl在低電平期間，容許sda上的電平發(fā)生轉(zhuǎn)換，為數(shù)據(jù)發(fā)送做準(zhǔn)備。這些信號中，起始信號和數(shù)據(jù)傳輸是必需的，結(jié)束信號和應(yīng)答信號，都可以不要。clksclsda圖14 i2c總線開始信號clksclsda圖15 i2c總線結(jié)束信號現(xiàn)需要fpga控制模塊來實(shí)現(xiàn)對saa7111的i2c總線控制，用verilog hdl實(shí)現(xiàn)i2c總線程序見附錄。在quartus ii平臺上進(jìn)行波形仿真如下。圖16 i2c總線quartus ii 波形仿真4.2圖像數(shù)據(jù)存儲模塊當(dāng)fpga圖像采集控制模塊獲取到圖像數(shù)據(jù)后須將圖像數(shù)據(jù)存儲起來，因此給系統(tǒng)配置兩片外部存儲器sram，來存儲這些

53、數(shù)據(jù)。圖像存儲模塊的原理圖設(shè)計(jì)如圖17所示。圖像數(shù)據(jù)最終需要送到后端的計(jì)算機(jī)系統(tǒng)或監(jiān)視系統(tǒng)中，但前后的數(shù)據(jù)傳輸速率不同要求其間必須有緩存配置。本系統(tǒng)在外圍設(shè)置了一塊靜態(tài)隨即存儲器sram。數(shù)據(jù)的存儲模式為，在fpga控制下，按照該sram的存儲時(shí)序要求產(chǎn)生相應(yīng)的時(shí)序脈沖，分別控制sram的片選信號、使能信號、讀信號及寫信號等，同時(shí)fpga還要生成相應(yīng)的存儲地址，控制數(shù)據(jù)流在sram中的存儲點(diǎn)。 data15-0sramis61lv25616aladdr17-0sram_wesram_oesram_cefpgasram_rd圖17 sram與fpga的接口電路控制邏輯由fpga來實(shí)現(xiàn)。主要包括讀

54、地址產(chǎn)生器、寫地址產(chǎn)生器、讀寫時(shí)鐘信號產(chǎn)生器及讀寫控制等幾部分。寫地址產(chǎn)生器：由于設(shè)計(jì)時(shí)采用256k16的sram，故有18位地址，寫地址產(chǎn)生器用18位計(jì)數(shù)器實(shí)現(xiàn)。靠外部時(shí)鐘驅(qū)動，每進(jìn)行一次寫操作后,讀寫控制單元產(chǎn)生計(jì)數(shù)脈沖，使其增1，直到18位計(jì)數(shù)器計(jì)滿再循環(huán)寫入地址為0的空間。讀地址產(chǎn)生器同上，也采用18位計(jì)數(shù)器實(shí)現(xiàn)，根據(jù)系統(tǒng)要求，每隔一定的采樣周期將讀地址指針偏移一定偏移量，并從該位置讀取數(shù)據(jù)。讀寫地址選擇器由于讀寫地址復(fù)用管腳，因此在讀寫操作時(shí)，必須選通相應(yīng)的地址。這就需要由fpga控制芯片上的等控制信號來對sram進(jìn)行讀寫的操作。此外，由于讀寫之間的切換，數(shù)據(jù)線上的數(shù)據(jù)在切換瞬間如不加處理會出現(xiàn)混亂現(xiàn)象。因此，為避免讀、寫操作發(fā)生沖突，數(shù)據(jù)線呈三種狀態(tài)，讀數(shù)據(jù)、寫數(shù)據(jù)及高阻態(tài)。在從寫到讀的過程中需給數(shù)據(jù)線上送高阻態(tài)。當(dāng)需要對sram進(jìn)行寫操作時(shí)，由fpga控制產(chǎn)生寫地址選通信號，該選通信號為一單脈沖形式，如圖四中該脈沖下降沿觸發(fā)sram，告知開始對ram進(jìn)行寫操作，使fpga輸出寫地址，同時(shí)給數(shù)據(jù)線上送數(shù)據(jù)。在寫操作期間，片選信號始終保持低電平，而寫地址選通信號上升沿到來時(shí)使寫地址計(jì)數(shù)器增1。以此類推，通過寫地址選通信號高低電平變化完成對數(shù)據(jù)依次寫