數(shù)字搶答器課程設(shè)計

1、目 錄1 引言12 vhdl及quartusii軟件簡介22.1 關(guān)于eda22.2 關(guān)于vhdl22.3 軟件介紹33 智力競賽搶答器的設(shè)計與實現(xiàn)43.1 搶答器的設(shè)計原理43.2 搶答器各個模塊的設(shè)計43.2.1 搶答鑒別模塊的設(shè)計43.2.2 答題計時模塊的設(shè)計63.2.3 答題計分模塊的設(shè)計73.2.4 譯碼顯示模塊的設(shè)計83.3 搶答器的總體實現(xiàn)94 搶答器的硬件調(diào)試125 總結(jié)13參考文獻14附錄151 引言隨著科學(xué)技術(shù)的進步，電子器件和電子系統(tǒng)設(shè)計方法日新月異，在很多場合都要求公正的快速的裁決，例如體育競技、證券、股票交易，以及各種智力競賽等。智力競賽作為一種生動活潑的教育形式和

2、方法引起觀眾和參與者極大的興趣。無論是在學(xué)校、工廠、軍隊還是益智性電視節(jié)目, 都會舉辦各種各樣的智力競賽, 都會用到搶答器。當(dāng)主持人針對某個問題提問時，選手們要經(jīng)過搶答，而搶答時要先判斷哪個組先按鍵。搶答到的選手回答問題時，一般都有時間限制，時間到了則會有警報提醒，若在限定的時間內(nèi)正確回答了問題，則給該組進行加分，然后進行下一組的搶答。這就需要人們設(shè)計一種電路來實現(xiàn)此功能。搶答電路一般有很多模塊組成，本課程設(shè)計介紹了一種實用的設(shè)計方法來實現(xiàn)搶答器的功能，具有很強的實用性與可行性。目前市場上已有各種各樣的智力競賽搶答器，但絕大多數(shù)是早期設(shè)計的，以模擬電路、數(shù)字電路或者模擬電路與數(shù)字電路相結(jié)合的產(chǎn)

3、品。這部分搶答器已相當(dāng)成熟，但功能越多的電路相對來說就越復(fù)雜，且成本偏高，故障高，顯示方式簡單（有的甚至沒有顯示電路），無法判斷提前搶答的選手，不便于電路升級換代。本設(shè)計是基于vhdl設(shè)計的一個智力競賽搶答器，盡量使競賽達(dá)到真正的公正、公平、公開?；趀da技術(shù)設(shè)計的電子搶答器，以其價格便宜、安全可靠、使用方便受到了人們的普遍歡迎。本文以現(xiàn)場可編程邏輯器件（fpga）為設(shè)計載體，以硬件描述語言vhdl為主要表達(dá)方式，以quartus開發(fā)軟件設(shè)計的電子搶答器，具有搶答鑒別與鎖存功能以及60秒答題限時功能。本次設(shè)計的目的就是在掌握eda實驗開發(fā)系統(tǒng)的初步使用基礎(chǔ)上，了解eda技術(shù)，了解并掌握vhd

4、l硬件描述語言的設(shè)計方法和思想，通過學(xué)習(xí)的vhdl語言結(jié)合電子電路的設(shè)計知識理論聯(lián)系實際，掌握所學(xué)的課程知識，學(xué)習(xí)vhdl基本單元電路的綜合設(shè)計應(yīng)用。通過對智力競賽搶答器的設(shè)計，鞏固和綜合運用所學(xué)課程，理論聯(lián)系實際，提高設(shè)計能力，提高分析、解決計算機技術(shù)實際問題的獨立工作能力。2 vhdl及quartusii軟件簡介2.1 關(guān)于edaeda是電子設(shè)計自動化（electronic design automation）的縮寫，在20世紀(jì)90年代初從計算機輔助設(shè)計（cad）、計算機輔助制造（cam）、計算機輔助測試（cat）和計算機輔助工程（cae）的概念發(fā)展而來的。eda技術(shù)就是以計算機為工具，設(shè)

5、計者在eda軟件平臺上，用硬件描述語言hdl完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。eda技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強度?，F(xiàn)在對eda的概念或范疇用得很廣，包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有eda的應(yīng)用。目前eda技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到eda技術(shù)。eda工具軟件可大致分為芯片設(shè)計輔助軟件、可編程芯片輔助

6、設(shè)計軟件、系統(tǒng)設(shè)計輔助軟件等三類。目前進入我國并具有廣泛影響的eda軟件是系統(tǒng)設(shè)計軟件輔助類和可編程芯片輔助設(shè)計軟件：protel、pspice、multisim10(原ewb的最新版本)、orcad、pcad、lsiiogic、microsim，ise，modelsim等等。這些工具都有較強的功能，一般可用于幾個方面，例如很多軟件都可以進行電路設(shè)計與仿真，同時還可以進行pcb自動布局布線，可輸出多種網(wǎng)表文件與第三方軟件接口。2.2 關(guān)于vhdlvhdl是一種硬件描述語言，它可以對電子電路和系統(tǒng)的行為進行描述，基于這種描述，結(jié)合相關(guān)的軟件工具，可以得到所期望的實際電路與系統(tǒng)。vhdl的含義是v

7、hsic hardware description language (vhsic硬件描述語言)。vhsic是very high speed integrated circuits的縮寫，是20世紀(jì)80年代在美國國防部的資助下始創(chuàng)的，并最終導(dǎo)致了vhdl語言的出現(xiàn)。它的第一個規(guī)范版本為vhdl 87，vhdl 93是其后續(xù)的升級版本。vhdl是ieee（institute of electrical and electronics engineers，美國電氣和電子工程師協(xié)會）制定為規(guī)范的第一種硬件描述語言，規(guī)范版本為ieee 1076。ieee后來又補充制定了ieee 1164，引入了多值邏

8、輯系統(tǒng)。使用vhdl語言描述的電路，可以進行綜合和仿真。然而，值得注意的是，盡管所有vhdl代碼都是可仿真的，但并不是所有代碼都能綜合。vhdl被廣泛使用的基本原因在于它是一種標(biāo)準(zhǔn)語言，是與工具和工藝無關(guān)的，從而可以方便地進行移植和重用。vhdl兩個最直接的應(yīng)用領(lǐng)域是可編程邏輯器件(pld)和專用集成電路(asic)，其中可編程邏輯器件包括復(fù)雜可編程邏輯器件(cpld)和現(xiàn)場可編程門陣列(fpga)。關(guān)于vhdl最后要說明的是：與常規(guī)的順序執(zhí)行的計算機程序不同，vhdl從根本上講是并發(fā)執(zhí)行的。在vhdl中，只有在進程(process)、函數(shù)(function)和過程(procedure)內(nèi)部的

9、語句才是順序執(zhí)行的。2.3 軟件介紹quartus ii 是altera公司的綜合性pld開發(fā)軟件，支持原理圖、vhdl、veriloghdl以及ahdl（altera hardware description language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整pld設(shè)計流程。 quartus ii可以在xp、linux以及unix上使用，除了可以使用tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。 quartus ii支持altera的ip核，包含了lpm/megafunctio

10、n宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方eda工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方eda工具。 此外，quartus ii 通過和dsp builder工具與matlab/simulink相結(jié)合，可以方便地實現(xiàn)各種dsp應(yīng)用系統(tǒng)；支持altera的片上可編程系統(tǒng)（sopc）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 maxplus ii 作為altera的上一代pld設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。altera在quartus ii 中包含了許多諸如signalt

11、ap ii、chip editor和rtl viewer的設(shè)計輔助工具，集成了sopc和hardcopy設(shè)計流程，并且繼承了maxplus ii 友好的圖形界面及簡便的使用方法。 altera quartus ii 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。3 智力競賽搶答器的設(shè)計與實現(xiàn)3.1 搶答器的設(shè)計原理輸入電路判別電路聲光數(shù)顯控制電路聲光顯示數(shù)字顯示計時電路計分電路本次課程設(shè)計的智力競賽搶答器（四路搶答器）主要完成四部分功能：搶答鑒別功能、答題計時功能、答題計分功能、譯碼顯示功能。系統(tǒng)的輸入信號有：各組的搶答按鈕a、b、c、d

12、，系統(tǒng)復(fù)位信號clr，系統(tǒng)時鐘信號clk，倒計時開始信號start，倒計時禁止信號stop，加分確認(rèn)信號add，計分復(fù)位信號rst；系統(tǒng)的輸出信號有：任一組搶答成功并鎖存顯示該組號碼的數(shù)碼管顯示信號輸出口out1，任一組搶答成功并鎖存該組的指示燈顯示信號a1、b1、c1、d1，任一組搶答成功并鎖存后的揚聲器信號warm，搶答成功者回答超時警報信號sound，答題倒計時的數(shù)碼管顯示信號out2、out,計分結(jié)果的顯示信號aa2、aa1、bb2、bb1、cc2、cc1、dd2、dd1。 根據(jù)以上的分析，我們可將整個系統(tǒng)分為四個主要模塊：答題鑒別模塊,答題計時模塊, 答題計分模塊以及譯碼顯示模塊。其

13、系統(tǒng)組成框圖如圖3-1所示：圖3-1 系統(tǒng)組成框圖3.2 搶答器各個模塊的設(shè)計3.2.1 搶答鑒別模塊的設(shè)計搶答鑒別模塊的關(guān)鍵是準(zhǔn)確識別出最先搶答者的信號并將其鎖存，實現(xiàn)的方法可使用軟件進行編程，在得到第一信號后將此輸入信號封鎖，使其它組的搶答信號無效。同時通過軟件設(shè)置數(shù)碼顯示電路，使其顯示出最先搶答者的組別，并且最先搶答者的燈亮，而且揚聲器發(fā)出聲響。然后等待主持人按下確認(rèn)鍵來啟動答題計時電路，最先搶答者開始答題。1 搶答鑒別電路可以由vhdl程序來實現(xiàn)，其 vhdl程序見附錄。2 搶答鑒別模塊的元件圖如圖3-2所示：圖3-2 搶答鑒別模塊的元件各組的搶答按鈕為a、b、c、d，系統(tǒng)復(fù)位信號為c

14、lr，系統(tǒng)時鐘信號為clk，各組的輸出指示燈顯示信號為a1、b1、c1、d1，warm控制揚聲器發(fā)出聲響。3 搶答鑒別模塊的仿真圖如圖3-3所示：圖3-3 搶答鑒別模塊的仿真波形圖當(dāng)a、b、c、d四組進行搶答時，a組最先搶答，此模塊可將a組的信號進行鎖存，使其他組的搶答信號無效。同時a組的指示燈a1亮，且數(shù)碼管顯示出組別1，揚聲器發(fā)出聲響。當(dāng)信號clr進行了復(fù)位操作時，可使輸出信號復(fù)位，從而停止揚聲器發(fā)出聲響。對系統(tǒng)進行復(fù)位后，四組競賽者可重新準(zhǔn)備下一輪的搶答。3.2.2 答題計時模塊的設(shè)計答題計時模塊的任務(wù)是當(dāng)主持人啟動確認(rèn)鍵時開始計時，開始答題，同時計時顯示器從初始值開始以秒為單位倒計時，

15、計數(shù)至0時，停止計數(shù)，揚聲器發(fā)出超時報警信號，以中止繼續(xù)回答問題。當(dāng)主持人再按下禁止鍵時，揚聲器停止報警。如果搶答者在規(guī)定的時間內(nèi)沒有完成，則答題無效；如果在規(guī)定的時間內(nèi)答完題，則答題有效。若回答正確，則進行加分。計時器從規(guī)定的時間倒計時，計時為零時計時結(jié)束。答題有無效憑主持人來判斷。1 答題計時電路可以由vhdl程序來實現(xiàn)，其vhdl程序見附錄。2 答題計時模塊的元件圖如圖3-4所示：圖3-4 答題計時模塊的元件圖復(fù)位信號為clr，系統(tǒng)時鐘信號為clk，開始計時信號為start，倒計時結(jié)束信號為stop，qa、qb輸出顯示時間，超時警報由sound控制。3 答題計時模塊的仿真圖如圖3-5所示

16、：圖3-5 答題計時模塊的仿真波形圖信號clr對系統(tǒng)進行了復(fù)位操作，使其計時初始值為60s。如果start等于1，則開始倒計時，最先搶答者開始回答問題。如果答題時間超出規(guī)定時間，則由sound控制發(fā)出超時警報。如果答題時間未超時，則由stop控制停止倒計時。3.2.3 答題計分模塊的設(shè)計答題計分電路模塊是給答題人計分用的，按照規(guī)定如果主持人判定答題有效且正確則加分，如無效則按照規(guī)定不加分或者扣分，并將分?jǐn)?shù)顯示在計分屏幕上。1 計分電路可以由vhdl程序來實現(xiàn)，其vhdl程序見附錄。2 答題計分模塊的元件圖如圖3-6所示：圖3-6 答題計分模塊的元件圖計分復(fù)位信號為rst，加分脈沖信號為add，

17、控制加分信號為stop，chose選擇加分組別，計分輸出顯示信號為aa1、aa2、bb1、bb2、cc1、cc2、dd1、dd2。3 答題計分模塊的仿真圖如圖3-7所示：圖3-7 答題計分模塊的仿真圖圖中rst為復(fù)位信號，當(dāng)其等于1時，所有計分為0。當(dāng)有脈沖信號add且加分控制信號stop為1時，chose選擇哪組則可對哪組進行加分。計分結(jié)果由數(shù)碼管顯示出來。3.2.4 譯碼顯示模塊的設(shè)計譯碼顯示模塊可用來顯示搶答成功的組序號，還可作為計數(shù)器的倒計時顯示，也可顯示各組的分?jǐn)?shù)。數(shù)碼管可將最先搶答者的組別顯示出來，主持人通過顯示結(jié)果決定那組回答問題。計時顯示器顯示回答問題的時間，主持人可通過顯示決

18、定是否超時。計分顯示器將回答問題后的分?jǐn)?shù)顯示出來。1 譯碼顯示模塊可以由vhdl程序來實現(xiàn)，其vhdl程序見附錄。2 譯碼顯示模塊的元件圖如圖3-8所示：圖3-8 譯碼顯示模塊的元件圖譯碼的輸入為in4，由二進制數(shù)表示，輸出為out7，由數(shù)碼管顯示。3 譯碼顯示模塊的仿真圖如圖3-9所示：圖3-9 譯碼顯示模塊的仿真波形圖此模塊實現(xiàn)的是進行譯碼操作，從而將0-9在數(shù)碼管上顯示出來。3.3 搶答器的總體實現(xiàn)1 搶答器的原理圖如圖3-10所示：圖3-10 搶答器的原理圖2 搶答器的總體仿真圖對系統(tǒng)進行復(fù)位操作，四組競賽者開始進行搶答，假如a組最先搶答，則對a組的搶答信號進行鎖存，使其他組的搶答信號

19、無效。同時a組的指示燈a1點亮，且數(shù)碼管顯示出組別1，warm控制揚聲器發(fā)出聲響。當(dāng)信號clr進行復(fù)位操作時，可使輸出信號復(fù)位，從而停止warm控制揚聲器發(fā)出聲響。對系統(tǒng)進行復(fù)位后，四組競賽者可重新準(zhǔn)備下一輪的搶答。主持人確認(rèn)了最先搶答者的組別后，該組開始進行答題，start控制開始答題，答題時間為60s。如果start等于1，則開始倒計時，時間輸出由數(shù)碼管顯示。如果答題時間超出了規(guī)定時間，則由sound控制發(fā)出超時警報。主持人不能對該組進行加分。如果答題時間沒有超出規(guī)定時間，則由stop控制停止倒計時。這時，主持人可對該組進行相應(yīng)的加分。即當(dāng)有脈沖信號add且加分控制信號stop為1時，可對

20、該搶答組進行加分。計分結(jié)果可由數(shù)碼管輸出顯示出來。其中，rst為計分復(fù)位信號，當(dāng)其等于1時，所有計分為0。有數(shù)碼管輸出顯示結(jié)果需要進行譯碼操作，進行譯碼后才可用來顯示搶答成功的組序號，還可作為計數(shù)器的倒計時顯示，也可顯示各組的分?jǐn)?shù)。主持人可通過顯示結(jié)果決定哪組回答問題。通過計時顯示器顯示的時間，主持人決定是否超時，從而決定是否加分。然后計分顯示器將回答問題后的分?jǐn)?shù)顯示出來。（1）在規(guī)定的時間內(nèi)答完了問題，進行了加分。其仿真圖如圖3-11，3-12所示：圖3-11 進行加分的總體仿真波形圖1圖3-12 進行加分的總體仿真波形圖2（2）在規(guī)定時間內(nèi)未完成回答，發(fā)生超時警報。其仿真圖如圖3-13，3

21、-14所示：圖3-13 發(fā)生超時警報的總體仿真波形圖1圖3-14 發(fā)生超時警報的總體仿真波形圖24 搶答器的硬件調(diào)試1 硬件連接圖如圖4-1所示：圖4-1 硬件連接圖2 引腳鎖定為（1）輸入引腳鎖定。時鐘信號clk接pin-78，系統(tǒng)復(fù)位信號clr接pin-95，計分復(fù)位信號rst接pin-88，四組競賽者a、b、c、d分別接pin-69、pin-68、pin-73、pin-70，計時開始信號接pin-94，計時結(jié)束信號接pin-93，加分確認(rèn)信號接pin-81。（2）輸出引腳鎖定?？刂茡P聲器信號warm接pin-80，指示燈顯示信號a1、b1、c1、d1分別接pin-83、pin-82、pi

22、n-87、pin-84，組別顯示輸出信號接pin-239、pin-240、pin-235、pin-21、pin-6、pin-13、pin-22，計時顯示十位輸出信號接pin-232、pin-207、pin-236、pin-230、pin-171、pin-166、pin-164，個位輸出信號接pin-137、pin-133、pin-134、pin-131、pin-132、pin-127、pin-128，超時警報信號sound接pin-76，計分輸出信號接pin-57、pin-56、pin-55、pin-52、pin-51、pin-50、pin-49。5 總結(jié)通過這次eda課程設(shè)計，我懂得了理論與

23、實際相結(jié)合是很重要的，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，還要把所學(xué)的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，從而提高自己的實際動手能力和獨立思考的能力。在課程設(shè)計的過程中難免會遇到過各種各樣的問題，這使我發(fā)現(xiàn)了自己的不足之處，例如對以前所學(xué)過的知識理解得不夠深刻，掌握得不夠牢固等。通過此次設(shè)計讓我們把課本中的知識系統(tǒng)的聯(lián)系起來，更加體會到模塊式設(shè)計的方法所帶來的方便和明了化。通過模塊式的方法，可以將復(fù)雜的總程序分成幾個模塊各自分工執(zhí)行，使其獨立工作互不干擾。然后通過原理圖將各個模塊直接相連，或者用元件例化的方式，用vhdl語言進行描述，達(dá)到了統(tǒng)一化管理各個模塊的作用。在應(yīng)用vhdl的過程中讓我真正

24、領(lǐng)會到了其并行運行與其它軟件順序執(zhí)行的差別以及其在電路設(shè)計上的優(yōu)越性。在設(shè)計過程中我需要有足夠的耐心和毅力，還要細(xì)心，稍有不慎，一個小小的錯誤就會導(dǎo)致結(jié)果的不正確，而對錯誤的檢查要求我要有耐心。通過這次設(shè)計和設(shè)計中遇到的問題，我積累了一定的經(jīng)驗，對以后的學(xué)習(xí)、工作會有一定的幫助。本次設(shè)計課不僅僅培養(yǎng)了我們實際操作的能力，也培養(yǎng)了我們靈活運用課本知識，理論聯(lián)系實際，獨立自主的進行設(shè)計的能力。它不僅僅是一個學(xué)習(xí)新知識的好機會，同時也是對我所學(xué)知識的一次綜合的檢驗和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補缺。這次設(shè)計還使我對quartus的運用更加靈活，熟悉了對該軟件從工程建立到程序下載執(zhí)行各個步

25、驟的操作，對以前學(xué)習(xí)上的不足得到了補充。總之，這次設(shè)計讓我們學(xué)到了很多知識，發(fā)現(xiàn)、提出、分析、解決問題和實踐能力的提高都會受益于我在以后的學(xué)習(xí)、工作和生活中。 參考文獻1 voknei a.pedroni.vhdl數(shù)字電路設(shè)計教程m.電子工業(yè)出版社，2008.52 潘松，黃繼業(yè).eda技術(shù)實用教程（第二版）m.科學(xué)出版社，2005.23 焦素敏.eda應(yīng)用技術(shù)m.清華大學(xué)出版社，2002.4附錄1 搶答鑒別模塊的vhdl程序：library ieee;use ieee.std_logic_1164.all;entity qdq is port(clr,clk: in std_logic; a,

26、b,c,d: in std_logic; a1,b1,c1,d1: out std_logic; states: buffer std_logic_vector(3 downto 0); warm: out std_logic);end qdq;architecture qiangda of qdq is signal w: std_logic_vector(3 downto 0);begin process(clr,a,b,c,d) begin if(clr=1) then a1 = 0;b1 = 0;c1 = 0;d1 =0; warm = 0; w = 0000; elsif(clkev

27、ent and clk=1) then if(a=1or w(0)=1)and not(w(1)=1or w(2)=1or w(3)=1)then a1 = 1;b1 = 0;c1 = 0;d1 = 0;w(0) = 1; elsif(b=1or w(1)=1)and not (w(0)=1or w(2)=1or w(3)=1 )then a1 = 0;b1 = 1;c1 = 0;d1 = 0;w(1) = 1; elsif(c=1or w(2)=1)and not (w(0)=1or w(1)=1or w(3)=1 )then a1 = 0;b1 = 0;c1 = 1;d1 = 0;w(2)

28、 = 1; elsif(d=1or w(3)=1)and not (w(0)=1or w(1)=1or w(2)=1 )then a1 = 0;b1 = 0;c1 = 0;d1 = 1;w(3) = 1; end if; warm = w(0) or w(1) or w(2) or w(3); end if; end process; process(w) begin if(w=0000)then states=0000; elsif(w=0001)then states=0001; elsif(w=0010)then states=0010; elsif(w=0100)then states=0011; elsif(w=1000)then states=0100; end if; end process; end qiangda;2 答題計時模塊的vhdl程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity js is port(clr,start,stop,clk: in std_logic; qa: