集成電路課程設(shè)計報告三輸入異或門電路

1、集成電路課程設(shè)計 學(xué)號: 14461221 學(xué)號: 14461223 課 程 設(shè) 計課 程 名 稱 ： 集成電路設(shè)計 實 驗 題 目 ： 三輸入異或門電路設(shè)計 學(xué) 生 姓 名： 學(xué) 生 學(xué) 號 ： 學(xué) 院（系）： 信息數(shù)理學(xué)院 專 業(yè) 班 級： 指 導(dǎo) 教 師： 實習(xí)時間： 2017 年 06 月 19 日 2017 年 06 月 30 日211、 設(shè)計題目： 設(shè)計出三輸入異或門電路，列出工藝中需要的薄膜制備工藝和性能參數(shù)。2、 設(shè)計原理：異或門（英語：Exclusive-OR gate，簡稱XOR gate，又稱EOR gate、ExOR gate）是數(shù)字邏輯中實現(xiàn)邏輯異或的邏輯門。有多個輸

2、入端、1個輸出端，多輸入異或門可由2輸入異或門構(gòu)成。三輸入異或門在數(shù)字集成邏輯電路中主要用來實現(xiàn)邏輯異或的功能。對于三輸入異或門來說，若輸入為偶數(shù)（此處包括0）個高電平1，則輸出為低電平0；否則輸出為高電平1。異或門的應(yīng)用范圍廣，在實際應(yīng)用中可以用來實現(xiàn)奇偶發(fā)生器或模2加法器，還可以用作加法器、異或密碼、異或校檢、異或門倍頻器、可控反相器等等。 雖然異或不是開關(guān)代數(shù)的基本運算之一，但是在實際運用中我們依然會相當普遍地使用到分立的異或門。因此，我們?yōu)榱耸炀毩私?、掌握異或門這一基本邏輯電路，對異或門電路進行了這次課程設(shè)計。異或門的邏輯表達式：Y=ABC+ABC+ABC+ABC=ABC進一步可得到一

3、位比較器的真值表：ABCYF00001001100101001101100101010111001111103、 電路設(shè)計：3.1使用Sedit畫出電路電路原理圖總電路圖：分模塊電路圖1：與門分模塊電路圖2：反相器3.2使用T-Spice對畫出電路原理圖進行電路仿真電路仿真代碼：vvdd Vdd GND 5.0 va A Gnd PULSE (0 5 200n 0.3n 0.3n 200n 400n)vb B Gnd PULSE (0 5 100n 0.3n 0.3n 100n 200n)vc C Gnd PULSE (0 5 50n 0.3n 0.3n 50n 100n).tran/op 1

4、n 400n method =bdf.print tran v(Y) v(Y) v(C) v(B) v(A)3.3電路仿真結(jié)果：輸入信號：輸出結(jié)果：4、 版圖設(shè)計：4.1設(shè)計規(guī)則序號名 稱Rule distance/lambda1.1 Well Minimum Width10.0001.3 Well to Well(Same Potential) Spacing6.0002.1 Active Minimum Width3.0002.2 Active to Active Spacing3.0002.3a Source/Drain Active to Well Edge5.0002.3b Sour

5、ce/Drain Active to Well Space5.0002.4aWellContact(Active) to Well Edge3.0002.4b SubsContact(Active) to Well Spacing3.0003.1 Poly Minimum Width2.0003.2Poly to Poly Spacing2.0003.3 Gate Extension out of Active2.0003.4a/4.1a Source/Drain Width3.0003.4b/4.1bSource/Drain Width3.0003.5 Poly to Active Spac

6、ing1.0004.2a/2.5 Active to N-Select Edge2.0004.2b/2.5Active to P- Select Edge2.0004.3a Select Edge to ActCnt1.0004.4a Select Minimum Width2.0004.4c Select to Select Spacing2.0005.1A Poly Contact Exact Size2.0005.3A PolyContact to PolyContact Spacing2.0006.4AActive Contact to Gate Spacing2.0007.1 Met

7、al1 Minimum Width3.0007.2Metal1 to Metal1 Spacing3.0007.3 Metal1 Overlap of PolyContact1.0007.4 Metal1 Overlap of ActiveContact1.0008.1 Via Exact Size2.0008.2 Via to Via Spacing3.0008.3 Metal1 Overlap of Via1.0008.4a Via to PolyContact spacing2.0008.5bVia to ActiveContact Spacing2.0008.5a Via to Pol

8、y Spacing2.0008.5b Via(On Poly) to Poly Edge2.0008.5c Via to Active Spacing2.0008.5d Via (On Active) to Active Edge2.0009.1 Metal2 Minimum Width3.0009.2 Metal2 to Metal2 Spacing4.0009.3 Metal2 Overlap of Via11.0004.2選用工藝、光刻膠類型2.0微米硅柵N阱CMOS工藝光刻膠類型：光刻版的陰陽由采用的光刻膠決定，當要求圖形窗口去除時，用正膠則光刻版為黑板，即只有曝光區(qū)的膠在曝光、顯影后

9、去除；反之，用負膠則為白版。除非有特殊要求，一套版子最好采用相同的光刻膠。光刻膠類型：正膠4.3光刻版版次和陰陽序號WHB標記光刻膠陰陽（黑白）1N阱M1正膠黑2有源區(qū)M2正膠黑3多晶硅M3正膠白4硼摻雜(P+)M4正膠黑5磷摻雜(N+)M5正膠黑6刻孔M6正膠黑7刻蝕金屬1M7正膠白8刻孔viaM8正膠黑9刻蝕金屬2M9正膠白4.4對位標記、對位次序、胖瘦標記光刻版對位次序：M2M1;M3M1; M4M1; M5 M1;M6M1; M7M1; M9M1;M8M9;胖瘦標記：4.5檢測電路設(shè)計：PMOS檢測NMOS檢測P+檢測N+檢測Poly檢測N阱檢測有源區(qū)檢測4.6工藝流程:（N阱CMOS

10、工藝）1.襯底準備，選用P型襯底；2.襯底氧化，生成SiO2和Si3N4；3.N-阱光刻，形成阱版；4N-阱注入，N-阱推進，退火，清潔表面；5.生長薄氧化硅、長氮化硅；6.光刻場區(qū)（active反版）；7.N管場區(qū)光刻、注入；8.場區(qū)氧化（LOCOS），只是局部氧化；9.清潔有源區(qū)表面、長柵氧；10.閾值電壓調(diào)整區(qū)光刻、注入；11.多晶淀積摻雜、摻雜、光刻；12.進行N管LDD光刻、注入；13.進行P管LDD光刻、注入；14.側(cè)墻氧化物淀積、側(cè)墻腐蝕；15.用P-plus掩膜版光刻后進行P+有源區(qū)注入；16.用N-plus掩膜版光刻后進行N+有源區(qū)注入；17.淀積絕緣膜BPSG；18.用接觸

11、孔掩膜版光刻出金屬1與有源區(qū)、多晶硅的接觸孔；19.用N-plus掩膜版光刻后對接觸孔進行N+注入；20.淀積金屬膜，用金屬1掩膜版反刻金屬1，形成金屬1與有源區(qū)、多晶硅的連線；21.淀積絕緣膜，用通孔掩膜版光刻出金屬2與金屬1的接觸孔；22.淀積金屬膜，用金屬2掩膜版反刻金屬2，形成金屬2與金屬1的連線；23.淀積鈍化膜后，用鈍壓窗口光刻板光刻出壓焊窗口。4.7版圖設(shè)計:N阱：有源區(qū)：多晶硅： 硼摻雜(P+)：磷摻雜(N+)： 刻孔：刻蝕金屬1：刻蝕金屬2：分模塊版圖1：與門分模塊電路圖2：反相器總版圖4.8 DRC檢測：4.9版圖電學(xué)性能測試：使用T-Spice對畫出電路版圖進行電路仿真電

12、路仿真代碼：vvdd Vdd GND 5.0 va A Gnd PULSE (0 5 200n 0.3n 0.3n 200n 400n)vb B Gnd PULSE (0 5 100n 0.3n 0.3n 100n 200n)vc C Gnd PULSE (0 5 50n 0.3n 0.3n 50n 100n).tran/op 1n 400n method =bdf.print tran v(Y) v(Y) v(C) v(B) v(A)輸入輸出信號：4.10主要薄膜種類及性能參數(shù)要求（包括氧化、隔離、屏蔽、電阻、互連、鈍化等所有薄膜的厚度、電阻率及特殊要求）1. 預(yù)氧化；200nm，1100-

13、1150，干濕干 干氧氧化： Si+O2SiO2 濕氧氧化 Si+2H2OSiO2+2H2氧化消耗的Si與生成的SiO2 的厚度比：dsi=0.45dox特點：氧化層致密，Si-SiO2界面陡峭，界面態(tài)密度低，氧化速率不高，獲得厚氧化層困難。2. APCVD 沉積SiO2；500nm，430-450SiH4+2O2325-475SiO2+2H2O特點：低溫、常壓、生長速率大、沉積膜疏松設(shè)備：3.柵氧化；80nm 原理： Si+O2SiO2設(shè)備：氧化爐設(shè)備圖：4. Al-Si濺射沉積；厚1.1 m為了保證半導(dǎo)體與金屬間有可靠的接觸，必須在連線光刻完成后做合金處理，對Al-Si 連線，在溫度為43

14、0-450C的N2/H2（4：1）混合氣體（Forming gas）中進行合金，時間約30min。H2的加入是為了降低CMOS 器件的界面態(tài)。設(shè)備： 多功能離子束增強沉積設(shè)備原理：濺射鍍膜是利用氣體放電輝光產(chǎn)生的正離子在電場作用下高速轟擊陰極靶，使靶材中的原子（或分子）逸出而淀積到被鍍襯底（或工件）的表面，形成所需要的薄膜。氣體：Ar設(shè)備圖：5. 沉積鈍化層；PECVD SiOxNy，800nm，或PI氣體：氨氣、笑氣五、 自我總結(jié)（包括正確性、規(guī)范性、可用性、創(chuàng)新點、不足）這次課程設(shè)計，我學(xué)到了很多東西。為了完成這次課程設(shè)計，我進行了大量的準備，通過互聯(lián)網(wǎng)、圖書館以及翻看課本等方式查閱了很多

15、資料，對異或門進行了充分的了解，對Tanner Tools軟件工具進行細致的了解，和做了很多練習(xí)，掌握了基本的操作，對集成電路設(shè)計基礎(chǔ)課本上有關(guān)CMOS電路和TTL電路等一系列知識又進行了一次認真的復(fù)習(xí)。與此同時，我不僅在圖書館查閱了一些課外文獻，更是通過互聯(lián)網(wǎng)與其他人進行了交流探討，得到了一些寶貴的資料?；ヂ?lián)網(wǎng)使得學(xué)習(xí)的空間更加開放，眼界不再被局限在課本教材，知識量能夠增加很多。通過本次設(shè)計異或門邏輯電路，我對COMS集成電路設(shè)計又有了更深刻的認識與理解。同時，我了解了一個COMS集成電路從研發(fā)到制作再到生產(chǎn)的一系列流程，更為我以后的就業(yè)做了一定的鋪墊，也讓我認識到了理論與生產(chǎn)實踐的根本區(qū)別以及聯(lián)系。在設(shè)計之前我必須認真小心，因為有一點點的失誤就可能導(dǎo)致我的設(shè)計進程停滯不前，甚至需要重頭再來，耗時耗力，得不償失。同時，還不能貪圖捷徑、一味圖快，抑或妄想省力、耍些小聰明，再則疏忽大意，不去按照設(shè)計規(guī)則去做，省去了一些設(shè)計流程，結(jié)果恰恰就是這些原因使自己的設(shè)計錯誤不斷。同時，我