第一章 硬件描述語言 概述

1、硬件描述語言曲靖師范學(xué)院物理與電子工程學(xué)院 陶昌課程內(nèi)容第一部分：電路設(shè)計 第二部分： 系統(tǒng)設(shè)計 1 概述； 1 設(shè)計平臺使用； 2 VHDL代碼結(jié)構(gòu)； 2 包集、元件； 3 VHDL語言要素； 3 函數(shù)過程； 5 并發(fā)、順序語句； 4系統(tǒng)設(shè)計分析； 6 信號和變量； 7 狀態(tài)機(jī)； 9 電路設(shè)計分析；成績：10%考勤+10%期中+20%作業(yè)+60%期末一 概述現(xiàn)代電子設(shè)計技術(shù)的核心已日趨轉(zhuǎn)向基于計算機(jī)的電子設(shè)計自動化技術(shù)，即EDA(Electronic Design Automation) 技術(shù)。EDA技術(shù)的發(fā)展分為三個階段：20世紀(jì)70年代 MOS工藝工藝 CAD概念概念 20世紀(jì)80年代

2、CMOS時代時代 出現(xiàn)出現(xiàn) FPGA 20世紀(jì)90年代 ASIC設(shè)計技術(shù)設(shè)計技術(shù) EDA技術(shù)技術(shù) 1 EDA技術(shù)*在FPGA上實現(xiàn)DSP（數(shù)字信號處理）應(yīng)用成為可能*在一片F(xiàn)PGA中實現(xiàn)一個完備的數(shù)字處理系統(tǒng)成為可能*功能強(qiáng)大的EDA軟件不斷推出，電子技術(shù)領(lǐng)域全方位融入EDA技術(shù)*EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容*基于EDA的用于ASIC設(shè)計的標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)*軟硬IP(Intellectual Property)核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域廣泛應(yīng)用*SoC高效低成本設(shè)計技術(shù)的成熟*使復(fù)雜電子系統(tǒng)的設(shè)計和驗證趨于簡單。2 EDA應(yīng)用利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計，最后

3、的實現(xiàn)的目標(biāo)） 全定制或半定制ASIC FPGA/CPLD（或稱可編程ASIC）開發(fā)應(yīng)用 PCB（印制電路板）3 vhdlVHDL 英文全名是VHSIC(Very HighSpeed Integrated Circuit)HardwareDescription Language，現(xiàn)在公布的最新VHDL標(biāo)準(zhǔn)版本是IEEE 1076-2002 （87、93）Verilog HDLABELHDLAHDLSystemVerilog System C硬件描述語言 HDL（Hardware Description Language）是硬件描述語）是硬件描述語言的縮寫，是用于設(shè)計硬件電子系統(tǒng)的計算機(jī)語言，它

4、言的縮寫，是用于設(shè)計硬件電子系統(tǒng)的計算機(jī)語言，它描述系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式，是描述系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式，是EDA技技術(shù)應(yīng)用中最主要的設(shè)計輸入方法之一。術(shù)應(yīng)用中最主要的設(shè)計輸入方法之一。語言描述方法（布爾方程）語言描述方法（布爾方程） 原理圖輸入法原理圖輸入法 語言描述方法語言描述方法當(dāng)前最常用的當(dāng)前最常用的HDL主要有：主要有：VHDL和和Verilog-HDL。Verilog-HDL主要用于數(shù)字系統(tǒng)寄存器傳輸級的描述，其學(xué)主要用于數(shù)字系統(tǒng)寄存器傳輸級的描述，其學(xué)習(xí)相對來說也比較容易，習(xí)相對來說也比較容易，Verilog-HDL主要是在集成電主要是在集成電路設(shè)計中應(yīng)用

5、。路設(shè)計中應(yīng)用。 VHDL主要也是用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接主要也是用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，但其行為描述能力更強(qiáng)，是數(shù)字系統(tǒng)設(shè)計領(lǐng)域最佳口，但其行為描述能力更強(qiáng)，是數(shù)字系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言之一，的硬件描述語言之一，VHDL學(xué)習(xí)難度相對要大一些。學(xué)習(xí)難度相對要大一些。 硬件描述語言硬件描述語言VHDL VHDLVerilog HDLSystemVerilogSystemCVHDLVHSIC(Very High Speed Integrated (Very High Speed Integrated Circuit)Hardware Description

6、Language Circuit)Hardware Description Language 有很強(qiáng)的電路描述和建模能力有很強(qiáng)的電路描述和建模能力 具有與具體硬件電路無關(guān)和與設(shè)計平臺無關(guān)的特性具有與具體硬件電路無關(guān)和與設(shè)計平臺無關(guān)的特性 具有良好的電路行為描述和系統(tǒng)描述的能力具有良好的電路行為描述和系統(tǒng)描述的能力 vhdl VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法十分類似于一般的計算機(jī)高級語言。 應(yīng)用VHDL進(jìn)行工程設(shè)計的優(yōu)點是多方面的，具體如下：(1) 與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力。

7、強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 (2) VHDL具有豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期，就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對系統(tǒng)進(jìn)行仿真模擬，使設(shè)計者對整個工程的結(jié)構(gòu)和功能可行性做出判斷。 (3) VHDL語句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。(4) 用VHDL完成一個確定的設(shè)計，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表(根據(jù)不同的實現(xiàn)芯片)。這種方式突破了門級設(shè)計的瓶頸，極大地減少了電路設(shè)計的時間和可能發(fā)生的錯誤，降低了開發(fā)成本。 (

8、5) VHDL對設(shè)計的描述具有相對獨立性。設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計的目標(biāo)器件是什么，而進(jìn)行獨立的設(shè)計。 (6) 由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對于完成的設(shè)計，在不改變源程序的條件下，只需改變類屬參量或函數(shù)，就能輕易地改變設(shè)計的規(guī)模和結(jié)構(gòu)。 4 EDA的優(yōu)勢*可以大大降低設(shè)計成本，縮短設(shè)計周期。*庫都是EDA公司與半導(dǎo)體生產(chǎn)廠商合作、共同開發(fā)。*極大地簡化設(shè)計文檔的管理。*極大地提高了大規(guī)模系統(tǒng)電子設(shè)計的自動化程度。*設(shè)計者擁有完全的自主權(quán)，再無受制于人之虞*良好的可移植與可測試性，為系統(tǒng)開發(fā)提供可靠的保證。*能將所有設(shè)計環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計方案中。*

9、在系統(tǒng)板設(shè)計結(jié)束后仍可利用計算機(jī)對硬件系統(tǒng)進(jìn)行完整的測試。5 VHDL應(yīng)用領(lǐng)域-FPGA/CPLD/ASIC可編程邏輯器件：FPGA：Field programmable Gate Arrays現(xiàn)場可編程門陣列；CPLD:complex Programmable Logic Drivers復(fù)雜可編程邏輯器件；專用集成電路：ASIC：Applicaton Specific Intergrated Circuits6 面向FPGA的開發(fā)流程*設(shè)計輸入（編譯）（1）圖形輸入：原理圖輸入、狀態(tài)圖輸入、波形圖輸入（2）硬件描述語言文本輸入綜合*綜合：綜合器的功能就是將設(shè)計者在 EDA 平臺上完成的針對某

10、個系統(tǒng)項目的HDL 原理圖或狀態(tài)圖形描述 ，針對給定的硬件結(jié)構(gòu)組件 進(jìn)行編譯、 優(yōu)化、 轉(zhuǎn)換和綜合 ，最終獲得門級電路甚至更底層的電路描述文件 。綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。 Mentor公司的leonardo Spectrum、Synplicity公司的Synplify綜合工具*布線布局（適配）：適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中， 產(chǎn)生最終的下載文件。適配器則需由 FPGA/CPLD 供應(yīng)商自己提供。* 行為仿真：將 VHDL 設(shè)計源程序直接送到 VHDL 仿真器中仿真 ，這就是所謂的 VHDL 行為仿真， 因為此時的仿真只是根據(jù)VHDL 的語義進(jìn)行的

11、，與具體電路沒有關(guān)系 。*時序仿真 功能仿真:功能仿真是僅對 VHDL 描述的邏輯功能進(jìn)行測試模擬 ,以了解其實現(xiàn)的功能是否滿足原設(shè)計的要求, 仿真過程不涉及具體器件的硬件特性, 如延遲特性,時序仿真是接近真實器件運行的仿真 仿真過程中已將器件硬件特性考慮進(jìn)去了 因而 仿真精度要高得多但時序仿真的仿真文件必須來自針對具體器件的布線 適配器所產(chǎn)生的仿真文件. Model Technology 的MdelSim仿真工具* 下載和硬件測試：Lattice 公司發(fā)明的在系統(tǒng)可編程 ISP（ In-System Programmability） 技術(shù)， 很好地解決了可編程器件在編程下載方面的諸多問題.7

12、 電子系統(tǒng)設(shè)計的描述等級1、行為級（Behavioural）2、RTL級（Register transfer level）3、邏輯門級(Logic)4、版圖級(Layout)用VHDL可以描述以上四個等級系統(tǒng)設(shè)計的描述等級-行為級系統(tǒng)設(shè)計的描述等級-RTL級系統(tǒng)設(shè)計的描述等級-邏輯門級系統(tǒng)設(shè)計的描述等級-制版級VHDL的自頂向下設(shè)計方法的自頂向下設(shè)計方法 通常在通常在可編程邏輯器件可編程邏輯器件的應(yīng)用中，典型的的應(yīng)用中，典型的EDA工具工具通常包括：設(shè)計輸入、仿真、綜合、適配和下載。通常包括：設(shè)計輸入、仿真、綜合、適配和下載。 綜合工具綜合工具的功能是將設(shè)計者在的功能是將設(shè)計者在EDA平臺上完

13、成的某系平臺上完成的某系統(tǒng)的設(shè)計文件由較高層次的描述轉(zhuǎn)換到較低層次描述的統(tǒng)的設(shè)計文件由較高層次的描述轉(zhuǎn)換到較低層次描述的過程。綜合工具是軟件描述和硬件實現(xiàn)的一座橋梁。過程。綜合工具是軟件描述和硬件實現(xiàn)的一座橋梁。 適配工具適配工具的功能是將綜合器產(chǎn)生的網(wǎng)表文件安排在指的功能是將綜合器產(chǎn)生的網(wǎng)表文件安排在指定的器件中，產(chǎn)生最終的下載文件。定的器件中，產(chǎn)生最終的下載文件。 24設(shè)計文件設(shè)計文件 processprocess（clkclk） beginbegin if (clk if (clkevent and clk=event and clk=1 1) then) then if (reset)

14、 then if (reset) then begin begin out = 0; cont = 0; out = 0; cont = 0; end end elsif (load) then cont = in; elsif (load) then cont cont cont cont cont cont cont cont cont cont cont cont cont = “000000”; ; end case end case end end end end end end 仿真仿真NoImageEDAEDA軟件軟件硬件電路硬件電路8 IP 核軟IP-用VHDL等硬件描述語言描

15、述的功能塊，但是并不涉及用什么具體電路元件實現(xiàn)這些功能。固IP-完成了綜合的功能塊。硬IP-供設(shè)計的最終階段產(chǎn)品-掩膜。9 VHDL與計算機(jī)語言的區(qū)別1 VHDL 作為一種硬件描述語言，需要了解較多的數(shù)字邏輯方面的硬件電路知識 。 （1） VHDL 描述的對象始終是客觀的電路，這種并行工作方式是任何一種基于 CPU 的軟件程序語言所無法描繪和實現(xiàn)的。 （2）傳統(tǒng)的軟件編程語言只能根據(jù)CPU 的工作方式 ，以排隊式指令的形式來對特定的事件和信息進(jìn)行控制或接收， 在 CPU 工作的任一時間段內(nèi)只能完成一種操作。 （3）任何復(fù)雜的程序在一個單 CPU 的計算機(jī)中的運行 永遠(yuǎn)是單向和一維的。 （4）V

16、HDL它必須適應(yīng)實際電路系統(tǒng)的工作方式， 以并行和順序的多種語句方式來描述在同一時刻中所有可能發(fā)生的事件。 因此，VHDL 具有描述由相關(guān)和不相關(guān)的多維時空組合的復(fù)合體系統(tǒng)的功能，這要求系統(tǒng)設(shè)計人員擺脫一維的思維模式。2 另一方面 ，必須注意 VHDL 雖然也含有類似于軟件編程語言的順序描述語句結(jié)構(gòu)，但其工作方式是完全不同的。 （1）軟件語言的語句是根據(jù) CPU 的順序控制信號， 按時鐘節(jié)拍對應(yīng)的指令周期節(jié)拍逐條運行的 ，每運行一條指令都有確定的執(zhí)行周期 ；VHDL 則不同， 從表面上看 VHDL 的順序語句與軟件語句有相同的行為描述方式， 但只代表了相應(yīng)的時序邏輯。 （3）語句的運行和執(zhí)行具

17、不同的概念 ，在軟件語言中，它們的概念是相同的 。VHDL中執(zhí)行是指啟動一條語句，允許它運行一次，而運行就是指該語句完成其設(shè)定的功能。10 VHDL和Verilog HDLVerilog HDL： 另一種硬件描述語言，由Verilog 公司開發(fā)，1995年成為IEEE標(biāo)準(zhǔn)。 優(yōu)點：簡單、易學(xué)易用 缺點：功能不如VHDL強(qiáng)大，仿真工具少VHDL ： 1987年成為IEEE標(biāo)準(zhǔn) 優(yōu)點：功能強(qiáng)大、通用性強(qiáng)。 缺點：難學(xué)附注：VHDL基礎(chǔ)邏輯運算符要求運算符左右的數(shù)據(jù)類型必須相同，AND 邏輯與OR 邏輯或NAND 與非NOT 邏輯非NOR 或非XOR 異或NXOR 同或算術(shù)運算符VHDL語言有八種算

18、術(shù)運算符,它們分別是:+ 加- 減* 乘/ 除* 乘方 (左操作數(shù):整數(shù)或浮點數(shù)) (右操作數(shù)必須是整數(shù))MOD 求模 (只能用于整數(shù)類型)REM 求余 (只能用于整數(shù)類型)ABS 取絕對值關(guān)系運算符VHDL語言有六種關(guān)系運算符,它們分別是:= 等于/= 不等于 小于 大于= 大于或等于= THEN標(biāo)識符 標(biāo)識符(Identifiers)由英文字母“a”到“z”、“A”到“Z”、數(shù)字“0”到“9”以及下劃線“_”組成使用時注意：1、VHDL不區(qū)分大小寫2、標(biāo)識符一定要以字母開頭3、下劃線不能放在結(jié)尾4、下劃線不能連用5、保留字（關(guān)鍵字）不能做標(biāo)識符如何使用VHDL描述硬件實體VHDL結(jié)構(gòu)要點1、ENTITY（實體）格式： Entity 實體名 IS 類屬參數(shù)說明 端口說明 End Entity； 其中端口說明格式為： PORT(端口名1，端口名N：方向：類型） 其中方向有: IN , OUT, INOUT, BUFFER, LINKA