EDA技術(shù)與應(yīng)用課程設(shè)計(jì)報(bào)告基于FPGA的DDS函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)

1、eda技術(shù)與應(yīng)用課程論文題 目： 基于fpga的dds函數(shù)信號(hào)發(fā)生器的設(shè)計(jì) 院 （系）： 電子工程學(xué)院 專(zhuān) 業(yè)： 測(cè)試計(jì)量技術(shù)及儀器 學(xué)生姓名： 學(xué) 號(hào)： 072081123 指導(dǎo)老師： 職 稱(chēng)： 教 授 2007 年 12 月 25 日評(píng)語(yǔ)得分基于fpga的dds函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)摘 要本系統(tǒng)采用直接數(shù)字頻率合成（dds）技術(shù)，由fpga產(chǎn)生正弦信號(hào)、模擬頻率調(diào)制(fm)信號(hào)和ask、psk載波信號(hào)系統(tǒng)主要以單片機(jī)c8051f020為輔助控制中心，完成人機(jī)對(duì)話(huà)并產(chǎn)生ask、psk所需要的調(diào)制和基帶信號(hào)；以fpga芯片ep2c8為dds核心，經(jīng)10位高速da變換得到模擬信號(hào)，經(jīng)九階巴特沃斯低

2、通濾波（lpf）后，送到功率放大電路進(jìn)行放大輸出。關(guān)鍵字：?jiǎn)纹瑱C(jī)；混合信號(hào)；直接數(shù)字合成；單片機(jī)總線(xiàn)控制；多功能信號(hào)源；1 dds的原理及特點(diǎn)介紹dds技術(shù)是根據(jù)奈奎斯特定理取樣，從連續(xù)信號(hào)的相位出發(fā)，將一個(gè)正弦信號(hào)取樣、量化和編碼形成一個(gè)正弦函數(shù)表存在存儲(chǔ)器中。合成時(shí)，通過(guò)改變相位累加器的頻率控制字來(lái)改變相位增量。相位增量不同將導(dǎo)致一周期內(nèi)的取樣點(diǎn)數(shù)的不同，在取樣頻率不變的情況下，通過(guò)改變相位累加器的頻率控制字，將這種變化的相位除以幅值量化的數(shù)字信號(hào)，通過(guò)d/a轉(zhuǎn)換及低通濾波器即可得到合成的相位變化的模擬信號(hào)頻率。1.1 dds原理簡(jiǎn)介直接數(shù)字頻率合成（dds）是從相位概念出發(fā)直接合成所需波

3、形的一種頻率合成技術(shù)。一個(gè)典型的直接數(shù)字頻率合成器由相位累加器、加法器、波形存儲(chǔ)rom、d/a轉(zhuǎn)換器和低通濾波器（lpf）構(gòu)成。dds的原理框圖如圖1.1所示。s(n)s(t)累加器加器加法器加器rom加器d/a加器lpf加器d位參考時(shí)鐘fc頻率控制字kn位n位相位控制字p輸出圖1.1 dds原理框圖其中k為頻率控制字、p為相位控制字、為參考時(shí)鐘頻率、n為相位累加器的字長(zhǎng)、d為rom數(shù)據(jù)位及d/a轉(zhuǎn)換器的字長(zhǎng)。相位累加器在時(shí)鐘的控制下以步長(zhǎng)k作累加，輸出的n位二進(jìn)制碼與相位控制字p相加后作為波形rom的地址，對(duì)波形rom進(jìn)行尋址，波形rom輸出d位的幅度碼s(n)經(jīng)d/a轉(zhuǎn)換器變成階梯波s(t

4、)，再經(jīng)過(guò)低通濾波器平滑后就可以得到合成的信號(hào)波形。合成的信號(hào)波形形狀取決于波形rom中存放的幅度碼，因此用dds可以產(chǎn)生任意波形。這里只用dds實(shí)現(xiàn)正弦波的合成作說(shuō)明介紹：（1）頻率預(yù)置與調(diào)節(jié)電路k被稱(chēng)為頻率控制字，也叫相位增量。dds方程為 （為輸出頻率，為時(shí)鐘頻率） （2.1）當(dāng)k=1時(shí)，dds輸出最低頻率（即頻率分辨率）為/2n，而dds的最大輸出頻率由nyquist采樣定理決定，即/2，也就是說(shuō)k的最大值為2n-1。因此，只要n足夠大，dds可以得到很小的頻率間隔。要改變dds的輸出頻率，只要改變頻率控制字k即可。（2）相位累加器相位累加器由n位加法器與n位寄存器級(jí)聯(lián)構(gòu)成。每來(lái)一個(gè)時(shí)

5、鐘脈沖，加法器將頻率控制字k與寄存器輸出的累加相位數(shù)據(jù)相加，再把相加后的結(jié)果送至寄存器的數(shù)據(jù)輸入端。寄存器將加法器在上一個(gè)時(shí)鐘作用后所產(chǎn)生的相位數(shù)據(jù)反饋到加法器的輸入端；以使加法器在下一個(gè)時(shí)鐘作用下繼續(xù)與頻率控制字進(jìn)行相加。這樣，相位累加器在時(shí)鐘的作用下，進(jìn)行相位累加。當(dāng)相位累加器溢出時(shí)，就完成了一個(gè)周期的動(dòng)作。（3）控制相位的加法器通過(guò)改變相位控制字p可以控制輸出信號(hào)的相位參量。令相位加法器的字長(zhǎng)為n，當(dāng)相位控制字由0躍變到p（p0）時(shí)，波形存儲(chǔ)器的輸入為相位累加器的輸出與相位控制字p之和，因而其輸出的幅度編碼相位會(huì)增加p/2n，從而使最后的輸出的信號(hào)產(chǎn)生相移。（4）波形存儲(chǔ)器用相位累加器輸

6、出的數(shù)據(jù)作為波形存儲(chǔ)器的取樣地址，進(jìn)行波形的相位-幅值轉(zhuǎn)換，即可在給定的時(shí)間上確定輸出波形的抽樣幅值。n位的尋址rom相當(dāng)于0°360°的正弦信號(hào)離散成具有2n個(gè)樣值的序列，若波形rom有d位數(shù)據(jù)位，則2n個(gè)樣值的幅值以d位二進(jìn)制數(shù)值固化在rom中，按照地址的不同可以輸出相應(yīng)的正弦信號(hào)的幅值。（5）d/a轉(zhuǎn)換器d/a轉(zhuǎn)換器的作用是把合成的正弦波數(shù)字量轉(zhuǎn)換成模擬量。正弦幅度量化序列s(n)經(jīng)d/a轉(zhuǎn)換后變成了包絡(luò)為正弦波的階梯波s(t)。需要注意的是，頻率合成器對(duì)d/a轉(zhuǎn)換器的分辨率有一定的要求，d/a轉(zhuǎn)換器的分辨率越高，合成的正弦s(t)臺(tái)階數(shù)就越多，輸出的波形的精度也越高

7、。（6）低通濾波器對(duì)d/a輸出的階梯波s(t)進(jìn)行頻譜分析，可知s(t)中除了主頻外，還存在分布在,2兩邊±處的非諧波分量，幅值包絡(luò)為辛格函數(shù)。因此，為了取出主頻，必須在d/a轉(zhuǎn)換器的輸出端接入截止頻率為/2的低通濾波器。1.2 dds技術(shù)的特點(diǎn)dds技術(shù)之所以具有如此廣闊的發(fā)展應(yīng)用前景，是與dds技術(shù)的特點(diǎn)分不開(kāi)的。與直接式頻率合成(ds)、間接式頻率合成(pll)相比，直接數(shù)字頻率合成具有下述優(yōu)點(diǎn)。（1）頻率切換時(shí)間短：dds的頻率轉(zhuǎn)換可以近似認(rèn)為是即時(shí)的，這是因?yàn)樗南辔恍蛄性跁r(shí)間上是離散的，在頻率控制字k改變以后，要經(jīng)一個(gè)時(shí)鐘周期之后才能按照新的相位增量累加，所以也可以說(shuō)它的

8、頻率轉(zhuǎn)換時(shí)間就是頻率控制字的傳輸時(shí)間，即一個(gè)時(shí)鐘周期。如果=10m，轉(zhuǎn)換時(shí)間即為1oons,當(dāng)時(shí)鐘頻率進(jìn)一步提高，轉(zhuǎn)換時(shí)間將會(huì)更短，但再短也不能少于數(shù)門(mén)電路的延遲時(shí)間。目前，集成dds產(chǎn)品的頻率轉(zhuǎn)換時(shí)間可達(dá)10ns的量級(jí)，這是目前常用的鎖相頻率合成技術(shù)無(wú)法做到的。（2）頻率分辨率高：dds的最小頻率步進(jìn)量就是它的最低輸出頻率， 即 可見(jiàn)只要累加器有足夠的字長(zhǎng)，實(shí)現(xiàn)非常精密的分辨率沒(méi)有多大的困難。例如可以實(shí)現(xiàn)hz、mhz甚至nhz的頻率分辨率，而傳統(tǒng)的頻率合成技術(shù)要實(shí)現(xiàn)這樣的頻率分辨率十分困難，甚至是不可能的。（3）相位變化連續(xù)：dds改變輸出頻率實(shí)際上改變的是每次的相位增量，即改變相位的增長(zhǎng)速

9、度。當(dāng)頻率控制字改變后，它是在已有的積累相位上，再每次累加，相位函數(shù)的曲線(xiàn)是連續(xù)的，只是在改變頻率的瞬間其斜率發(fā)生了突變，因而保持了輸出信號(hào)相位的連續(xù)性。這在很多對(duì)頻率合成器的相位要求比較嚴(yán)格的場(chǎng)合非常有用。（4）具有低相位噪聲和低漂移：dds系統(tǒng)中合成信號(hào)的頻率穩(wěn)定度直接由參考源的頻率穩(wěn)定度決定，合成信號(hào)的相位噪聲與參考源的相位噪聲相同。而在大多數(shù)dds系統(tǒng)應(yīng)用中，一般由固定的晶振來(lái)產(chǎn)生基準(zhǔn)頻率，所以其具有極好的相位噪聲和漂移特性。（5）易于集成、易于調(diào)整：dds中除了dac和濾波器之外，幾乎所有的部件都屬于數(shù)字信號(hào)處理器件，不需要任何調(diào)整。當(dāng)然dds技術(shù)也有其不可避免的缺點(diǎn)。如：信號(hào)雜散比

10、較豐富、輸出信號(hào)的頻帶受限等，而這需要在算法或工藝上作進(jìn)一步改進(jìn)。2 dds函數(shù)信號(hào)發(fā)生器的軟件設(shè)計(jì)與仿真2.1 正弦信號(hào)發(fā)生器的設(shè)計(jì)根據(jù)直接數(shù)字頻率合成（dds）原理,設(shè)正弦波信號(hào)頻率為,在32頻率控制字時(shí)，頻率分辨率，只要通過(guò)單片機(jī)向fpga送入與相對(duì)應(yīng)的頻率控制字，就可得到上式表示的正弦信號(hào)：。dds正弦信號(hào)信號(hào)源的頂層文件設(shè)計(jì)如下-項(xiàng)目名稱(chēng):dds的頂層文件-文件名 :dds_all.vhd-功能描述:實(shí)現(xiàn)直接數(shù)字合成,含有32位頻率控制字,-頻率對(duì)應(yīng)的由低到高控制地址是f00h,f01h,f02h,f03h,f04h,先寫(xiě)入數(shù)據(jù)-到前三個(gè)寄存器,最后隨便寫(xiě)入一個(gè)控制字到f04h既啟動(dòng)

11、dds.-psk對(duì)應(yīng)的基帶碼寄存器是f05h,ask對(duì)應(yīng)的寄存器是f06h,控制寄存器對(duì)應(yīng)-的地址是f07h,控制由低位到高位控制的依次是ask,psk,fm,第3位與第四位-控制fm的頻率偏移,01是5k,10是10k.用單片機(jī)總線(xiàn)復(fù)用方式寫(xiě)入外部ram的-方式寫(xiě)入. -library ieee;-用到的庫(kù)use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;-entity dds_all isport(clk:in std_logic;-時(shí)鐘 cs:in std_logic;-片選 ale:in std_logic;-地址瑣

12、存 wr:in std_logic;-寫(xiě)信號(hào) rd:in std_logic;-讀信號(hào) addh:in std_logic_vector(6 downto 0);-地址高位 addl:inout std_logic_vector(7 downto 0);-地址低端 pskdaout:out std_logic;-psk基帶信號(hào)輸出 askdaout:out std_logic;-ask基帶信號(hào)輸出 daout:out std_logic_vector(9 downto 0);-到da的數(shù)據(jù) daclkout:out std_logic);-da的時(shí)鐘輸出end dds_all;-archite

13、cture one of dds_all iscomponent pll-pll模塊port(inclk0: in std_logic := '0'c0: out std_logic ;c1: out std_logic ;c2: out std_logic );end component;component sinrom-sina查找表port(address: in std_logic_vector (10 downto 0);clock: in std_logic ;q: out std_logic_vector (9 downto 0);end component;co

14、mponent mcu_inf-與mcu接口模塊port(cs:in std_logic;-片選 rd:in std_logic;-讀使能 ale:in std_logic;-地址鎖存 wr:in std_logic;-寫(xiě)使能 rdata:in std_logic_vector(7 downto 0); addh:in std_logic_vector(6 downto 0);-地址高位 addl:inout std_logic_vector(7 downto 0);-地址低位 rlatch:out std_logic;-寫(xiě)到fpga內(nèi)部的總線(xiàn)信號(hào) wlatch:out std_logic;-

15、讀到fpga內(nèi)部的總線(xiàn)信號(hào) addout:out std_logic_vector(14 downto 0);-地址輸出 wdata:out std_logic_vector(7 downto 0);-寫(xiě)到的數(shù)據(jù)end component;component psk_ddsport(clk:in std_logic;-時(shí)鐘 pskreset:in std_logic;-psk使能; yiweiin:in std_logic_vector(7 downto 0);-數(shù)據(jù)移位輸入 fword:in std_logic_vector(31 downto 0); pskout :out std_log

16、ic; daout:out std_logic_vector(10 downto 0);end component;component ask_ddsport(clk:in std_logic;-dds時(shí)鐘 fskreset:in std_logic;-控制復(fù)位 dain:in std_logic_vector(7 downto 0);-基帶碼輸入 pwordin:in std_logic_vector(10 downto 0);-相位輸入最高位檢測(cè) askout:out std_logic; daout:out std_logic_vector(10 downto 0);-輸出end com

17、ponent;component fm_ddsport(clk:in std_logic;-33m時(shí)鐘 fsel:in std_logic_vector(1 downto 0);-拼偏控制 fmreset:in std_logic;-fm的使能信號(hào) fword:in std_logic_vector(31 downto 0);-頻率字輸入 fwordout:out std_logic_vector(31 downto 0);-頻率字輸出end component;component regctport(wlatch:in std_logic;-寫(xiě)瑣存 add:in std_logic_vect

18、or(14 downto 0);-地址 dain:in std_logic_vector(7 downto 0);-信號(hào) fwordout:out std_logic_vector(31 downto 0);-頻率字 pskout:out std_logic_vector(7 downto 0);-psk基帶碼 askout:out std_logic_vector(7 downto 0);-fsk基帶碼 assignout:out std_logic_vector(7 downto 0);-控制寄存器end component;signal daclkouts,clk120m,clk33m,

19、wlatchs:std_logic;signal adds:std_logic_vector(14 downto 0);signal romadd:std_logic_vector(10 downto 0);signal ctreg,pskdareg,askdareg,wdatas: std_logic_vector(7 downto 0);signal fwords,fwordreg:std_logic_vector(31 downto 0);signal pskout:std_logic_vector(10 downto 0);begindaclkout<=daclkouts;- d

20、a時(shí)鐘輸出u1:pll port map(inclk0=>clk,c0=>clk120m,c1=>clk33m,c2=>daclkouts);-pll模塊連接關(guān)系u2:sinrom port map(address=>romadd,clock=>clk120m,q=>daout);u3:mcu_inf port map(cs=>cs,rd=>rd,ale=>ale,wr=>wr,rdata=>x"00",addh=>addh,addl=>addl,wlatch=>wlatchs,add

21、out=>adds,wdata=>wdatas);-與mcu通信的模塊連接關(guān)系u4:psk_dds port map(clk=>clk120m,pskreset=>ctreg(1),yiweiin=>pskdareg,fword=>fwords,pskout=>pskdaout,daout=>pskout);-psk產(chǎn)生模塊的接關(guān)系u5:ask_dds port map(clk=>clk120m,fskreset=>ctreg(0),dain=>askdareg,pwordin=>pskout,askout=>ask

22、daout,daout=>romadd);-ask模塊連接關(guān)系u6:fm_dds port map(clk=>clk33m,fsel=>ctreg(4 downto 3), fmreset=>ctreg(2),fword=>fwordreg,fwordout=>fwords);-fm模塊連接關(guān)系u7:regct port map(wlatch=>wlatchs,add=>adds,dain=>wdatas,fwordout=>fwordreg,pskout=>pskdareg,askout=>askdareg,assign

23、out=>ctreg);-寄存器控制連接模塊end one;dds仿真結(jié)果如下：圖2.1 正弦信號(hào)輸出仿真結(jié)果數(shù)字信號(hào)經(jīng)過(guò)da變換器ths5651后得到模擬的正弦信號(hào)。由于da輸出的是電流信號(hào)，在da的電流輸出端iout、ioutb端各接100電阻進(jìn)行取壓，后經(jīng)一級(jí)差分放大得到峰值為2v左右的信號(hào)。2.2 fm信號(hào)產(chǎn)生fm調(diào)制信號(hào)在fpga內(nèi)部的產(chǎn)生是一個(gè)按規(guī)律不斷改變頻率字的過(guò)程。如圖2.1。頻偏控制字中心頻率字到dds512kh時(shí)鐘加乘512個(gè)頻率偏移表dds頻率字圖2.1 fm調(diào)制信號(hào)的產(chǎn)生由模擬fm原理：。式中，f為瞬時(shí)頻率，f0為載波頻率，fm為瞬時(shí)最大頻偏。在fpga中，上述

24、調(diào)頻過(guò)程是全數(shù)字化的，設(shè)fm、sint對(duì)應(yīng)的數(shù)字式分別為fswm、vd，則有： ，di0，1，3，5，511 （vd送數(shù)周期為1ms,調(diào)制信號(hào)頻率為1khz）因此，得數(shù)字調(diào)頻公式如下：。（式中fsw對(duì)應(yīng)瞬時(shí)頻率f。）2.3 psk、ask信號(hào)產(chǎn)生psk信號(hào)的產(chǎn)生是在dds中的頻率字累加器和相位加法器之間加psk模塊構(gòu)成。如圖2.2所示。移位寄存器寄存著基帶碼，其輸出位在非psk模式時(shí)送到相位累加器的相位為0，當(dāng)相關(guān)的控制信號(hào)跳變時(shí)啟動(dòng)計(jì)數(shù)器和移位寄存器。由于題目要求在100k的載波上調(diào)制10kbs的信號(hào)。為了使基帶信號(hào)能在正弦載波0相位時(shí)同步，而決定到達(dá)0相位時(shí)是數(shù)字信號(hào)的最高位，因而計(jì)數(shù)器對(duì)

25、最高位下降沿記數(shù)，當(dāng)為十次時(shí)，計(jì)數(shù)器產(chǎn)生一上升沿驅(qū)動(dòng)移位寄存器移出一位基帶碼，決定相位加法器的相位跳變。這種設(shè)計(jì)在正弦頻率字對(duì)應(yīng)的100khz的時(shí)候基帶的速率由計(jì)數(shù)器決定，即是載波的十分之一，即10kbs，為題目規(guī)定的要求，框圖如2.2所示。psk基帶字及控制信號(hào)到ask控制頻率字最高位頻率累加相位加法器記數(shù)十次移位寄存器圖2.2 psk產(chǎn)生框圖ask信號(hào)的產(chǎn)生是在dds正弦查找表之前加上了ask模塊，正弦查找表中0地址代表的是正弦波的相位0，這時(shí)對(duì)應(yīng)的幅度輸出也為0，利用這一點(diǎn)，設(shè)計(jì)如圖2.3 。當(dāng)相關(guān)的ask控制信號(hào)產(chǎn)生時(shí)，記數(shù)器對(duì)相位字高位進(jìn)行記數(shù)，每記數(shù)十次發(fā)出一個(gè)上升沿使移位寄存器移

26、出一位基帶信號(hào)，移出的如果是二進(jìn)制0則數(shù)據(jù)選擇器選擇相位0到正弦查找表，這時(shí)輸出為0，移出的如果是二進(jìn)制1，則選擇dds產(chǎn)生的相位字，經(jīng)查找表輸出的波形就為正弦波，由于記數(shù)器檢測(cè)的是相位字每次到0的時(shí)候改變幅度，因此基帶信號(hào)與載波同步的非常的好。這種設(shè)計(jì)在正弦頻率字對(duì)應(yīng)的100khz的時(shí)候基帶的速率由計(jì)數(shù)器決定，即是載波的十分之一，即10kbs，為題目規(guī)定的要求。ask基帶字及控制信號(hào)相位字到da全0最高位記數(shù)十次正弦查找表移位寄存器數(shù)據(jù)選擇器圖2.3 ask產(chǎn)生框圖3 dds函數(shù)信號(hào)發(fā)生器的硬件實(shí)現(xiàn)3.1單片機(jī)控制系統(tǒng)單片機(jī)系統(tǒng)主要負(fù)責(zé)人機(jī)交互和相應(yīng)功能的實(shí)現(xiàn)，由液晶面板顯示各級(jí)功能菜單，通

27、過(guò)按鍵來(lái)靈活實(shí)現(xiàn)調(diào)頻、調(diào)幅，ask、psk等功能。3.2 fpga核心系統(tǒng)fpga作為核心系統(tǒng)，主要負(fù)責(zé)高速控制，生成dds所需的數(shù)據(jù)和控制信號(hào)，在單片機(jī)系統(tǒng)的控制下做出相應(yīng)功能響應(yīng)。因?yàn)閒pga控制靈活、資源豐富，在完成底層控制的內(nèi)時(shí)，還內(nèi)建多個(gè)數(shù)字核，如：dds、bpsk控制、fsk控制、調(diào)頻等。其硬件電路如圖3.1所示。圖3.1 fpga最小系統(tǒng)硬件電路圖3.3 高速da模塊圖3.2 高速da輸出電路圖如圖3.2所示，為da電路原理圖。高速da負(fù)責(zé)將fpga送來(lái)的頻率數(shù)據(jù)轉(zhuǎn)換成模擬信號(hào)輸出。因?yàn)樗栊盘?hào)頻率達(dá)10mhz，要能很好的生成信號(hào)，必需取足夠大轉(zhuǎn)換速度的da芯片。我們采用ths5

28、651 d/a芯片，其速率達(dá)125mps，能很好滿(mǎn)足要求。增益放大電路采用運(yùn)放ths4001，在±15供電，增益為1情況下，3db帶寬達(dá)270m，完全能滿(mǎn)足要求。3.4 30mhz低通lc濾波器dds輸出信號(hào)攜帶時(shí)鐘和其高次諧波的高頻分量是其固有特性，因此一個(gè)良好的濾波器也是設(shè)計(jì)成功的關(guān)鍵。本設(shè)計(jì)中，dac時(shí)鐘頻率使用120mhz，與10mhz相差較遠(yuǎn)，濾波比較容易實(shí)現(xiàn)，選取低通濾波器截止頻率為30mhz。階數(shù)相同而類(lèi)型不同的濾波器中，橢圓濾波器的阻帶下降最快，但通帶內(nèi)有波動(dòng)，且對(duì)元件參數(shù)要求較高。與之相比巴特沃斯濾波器在通帶內(nèi)具有很高的平坦性，但阻帶下降速度不如橢圓濾波器。考慮到本

29、設(shè)計(jì)中對(duì)濾波器的要求不高，且巴特沃斯濾波器實(shí)現(xiàn)較容易，另外，為保證通帶內(nèi)具有較高的平坦性，選用巴特沃斯濾波器作為本次設(shè)計(jì)的濾波器。為了提高阻帶衰減速度，取階數(shù)為九階，使用filter solutions軟件設(shè)計(jì)的濾波器如圖3.3所示。圖3.3 九階巴特沃斯低通濾波器3.5 末級(jí)放大要使輸出信號(hào)具有一定幅度上和功率上的驅(qū)動(dòng)能力，輸出必須進(jìn)行放大。為了保持幅頻的平坦性，用兩級(jí)ad811構(gòu)成放大電路，第一級(jí)負(fù)責(zé)幅度放大，第二級(jí)負(fù)責(zé)功率驅(qū)動(dòng)。因?yàn)楸３址答伾疃扔欣谔岣邉?dòng)態(tài)范圍和提高驅(qū)動(dòng)能力，所以第二級(jí)放大選取放大倍數(shù)為1倍，幅度放大主要由第一級(jí)電路完成。電路圖如3.4所示。圖3.4 末級(jí)放大輸出電路4

30、 能與數(shù)據(jù)測(cè)試及結(jié)果分析4.1 測(cè)試儀器tds3032b 數(shù)字示波器4.2 測(cè)試方法及數(shù)據(jù)測(cè)試方法：示波器探頭接信號(hào)輸出端口，在其兩端并50負(fù)載，探頭調(diào)到x10檔，進(jìn)行數(shù)據(jù)測(cè)量。測(cè)得數(shù)據(jù)如表4. 1。表4.1單一正弦信號(hào)測(cè)量結(jié)果設(shè)定頻率實(shí)測(cè)1峰-峰值100hz100.025hz5.88v1khz1.00023khz5.88v10khz10.0023khz5.82v100khz100.024khz5.76v1mhz1.00024mhz5.803v2mhz2.00047mhz5.700v4mhz4.00094mhz5.562v6mhz6.00141mhz5.422v8mhz8.00189mhz5.

31、342v10mhz10.0024mhz5.324v 測(cè)試結(jié)果的波形圖圖下： 圖4.1 測(cè)量1mhz時(shí)波形圖 圖4.2 測(cè)量5khz頻偏時(shí)fm頻譜圖 圖4.3 測(cè)量psk波形圖 圖4.4 測(cè)量ask波形圖五 結(jié)束語(yǔ)采用系統(tǒng)級(jí)混合信號(hào)處理器c8051f020作為系統(tǒng)的控制中心，因而圓滿(mǎn)完成了課題的要求?，F(xiàn)總結(jié)如下：（1）實(shí)現(xiàn)了10hz-20mhz的高精度、高穩(wěn)定度的頻率輸出，頻率最小步進(jìn)為10hz，步進(jìn)可任意設(shè)置。（2）設(shè)計(jì)了50m的低通和相應(yīng)的寬帶放大器，使得10hz-20mhz波形無(wú)明顯失真，10m以?xún)?nèi)信號(hào)幅度的平坦度為0.1db。（4）使用數(shù)字方法實(shí)現(xiàn)了模擬調(diào)頻；沒(méi)有增加任何硬件，僅使用軟件就實(shí)現(xiàn)了此功能，簡(jiǎn)化了系統(tǒng)的復(fù)雜性。（5）由單片機(jī)同時(shí)控制載波和二進(jìn)制基帶信號(hào)產(chǎn)生，使得載波和基帶信號(hào)之間的同步問(wèn)題得到良好的解決。（6）人機(jī)接口采用hd7