MOS的物理機(jī)制

1、MOS的表面能帶彎曲 說明: qS ( 表面勢(shì)能 ) = ( 半導(dǎo)體內(nèi)的Ei ) ( 表面處的Ei ); VGS 可使表面勢(shì)s 變化 ( 基本是線性變化關(guān)系 ) ; Qn(y) 是溝道中的少數(shù)載流子面電荷密度. 半導(dǎo)體的Fermi勢(shì)B 和 表面狀態(tài): 在半導(dǎo)體表面處的載流子濃度決定于表面能帶的彎曲程度: nP0 = ni exp(EF-Ei)/kT >> ni ; pP0 = ni exp(Ei-EF)/kT << ni . 在半導(dǎo)體內(nèi)的Fermi勢(shì)能(qB = Ei-EF ) 可用半導(dǎo)體內(nèi)的參量來表示: 半導(dǎo)體內(nèi)的平衡多子濃度pP0 = ni exp(Ei-EF)/k

2、T = ni exp(qB /kT) NA , B =( Ei-EF )/q = (kT/q) ln(NA / ni ). 可見: 在s = B 時(shí), 表面處的多子濃度將小于體內(nèi)的多子濃度, 而少子濃度將多于 體內(nèi)的少子濃度，即表面呈現(xiàn)為弱反型的表面; 在s = 2B 時(shí), 表面處的多子濃度將遠(yuǎn)小于體內(nèi)的多子濃度,而少子濃度將遠(yuǎn) 多于體內(nèi)的少子濃度，為強(qiáng)反型表面.理想MOSFET的閾值電壓: 說明: MOSFET是“理想”的含義: 在MOS系統(tǒng)中不含有任何電荷狀態(tài) (除柵電壓在半導(dǎo)體表面產(chǎn)生的空間電荷以外, 不考慮表面態(tài)電荷和M-S功函數(shù)差). 在柵電壓VGS = 0 時(shí), 半導(dǎo)體表面的能帶不

3、發(fā)生彎曲 (平帶狀態(tài)) . 在討論VT時(shí)忽略了反型層中的電荷: 因?yàn)閯傔_(dá)到強(qiáng)反型時(shí), 正好溝道中的電子濃度 = p-襯底內(nèi)的空穴濃度; 而且反型層 僅限于表面極薄的一層,其中的電荷Qn, 比耗盡層中的電荷QB少得多(在剛強(qiáng)反型時(shí), 耗盡層寬度最大). 所以可忽略反型層中的電荷Qn .MOS的非飽和特性 說明: 溝道的長(zhǎng)度(y方向)為L(zhǎng) ; 溝道的寬度(z方向)為Z ; 溝道的厚度(x方向)為X(y) ; 溝道的截面積為 A ;溝道的電子濃度為 n . 理想MOSFET的輸出伏安特性計(jì)算 溝道電流ID是溝道中的面電荷密度Qn(y)漂移運(yùn)動(dòng)的結(jié)果: ID = Z X q n n E(y) = Qn

4、(y) Z n E(y) , 代入Qn(y)與電壓的關(guān)系, 并把E(y)用電壓來表示為dV(y)/dy, 即有 ID = Z n Ci VGS - VT - V(y) dV(y)/dy , 積分之 ID dy = Z n Ci VGS - VT - V(y) dV(y) , 積分限: y= 0L , V= 0VDS 則得到 ID = ( Z n Ci / L ) (VGS - 2B - VD/2) VDS (2/ 3)× (VDS + 2B)3/2 - (2B)3/2 , ID ( m Z n Ci / L ) (VGS - VT ) VDS - VDS2 = m (VGS - VT

5、 ) VDS - VDS2 (Sah方程) , 其中 ( 20 q NA )1/2 /Ci 稱為襯偏系數(shù); 對(duì)較小的NA , m = 1/2 . = Z n Ci / L . 當(dāng)VDS 較小時(shí), 有線性特性: ID = ( Z n Ci / L ) VGS - 2B - 20 q NA(2B)1/2 / Ci VDS = (VGS - VT ) VDS VDS , 當(dāng) VGS = 2B - 20 q NA (2B)1/2 / Ci VT 時(shí), ID = 0, 即溝道夾斷, 這時(shí) 的柵電壓就是閾值電壓 (夾斷電壓) . 線性區(qū)的跨導(dǎo)為 gm = ( Z n Ci / L ) VDS . 系數(shù) (

6、 Z n Ci / L ) 稱為器件的增益因子 (或?qū)щ娨蜃?. 飽和區(qū): 由 dID / dVDS = 0 = (VGS - VT ) VDS , 得到飽和電壓 VDSat = VGS - VT . 把VDSat代入到 ID 表示式中, 求得飽和電流為 IDSat = (/2) (VGS - VT ) 2 VGS2 . 可見, 飽和電流與VDS無關(guān), 而與VGS有拋物線關(guān)系; 而且飽和電壓 VDSat隨著VGS 的增大而升高. 長(zhǎng)溝道MOSFET的電流飽和機(jī)理: 隨著VDS的增加, 夾斷點(diǎn)逐漸從漏端移向源端(夾斷區(qū)擴(kuò)大); 所增加的電壓 (VDS - VD sat ) 就降落在夾斷區(qū)上(使電

7、場(chǎng)), 而未夾斷的溝道上的電壓基本上維 持在VD sat ; 當(dāng)電子從源端漂移到夾斷點(diǎn)時(shí), 就被夾斷區(qū)中的強(qiáng)電場(chǎng)拉到漏極, 則 漏極電流基本上由未夾斷的溝道區(qū)(有效溝道長(zhǎng)度)決定, 而有效溝道上的電壓基本 不變, 故電流飽和(實(shí)際上, 由于有效溝道長(zhǎng)度隨VDS而變, 類似BJT中的Early效應(yīng), 所以電流并不完全飽和, gD0). 飽和電流與VGS有拋物線關(guān)系; 飽和電壓與VGS之間有線性關(guān)系.實(shí)際mos的VT 對(duì)于實(shí)際的MOSFET，需要考慮金屬與半導(dǎo)體功函數(shù)之差、 Si-SiO2系統(tǒng)中電荷的影響。所以實(shí)際MOSFET的閾值電壓中將要增加“平帶電壓”部分。 平帶電壓: 由于金屬-半導(dǎo)體功函

8、數(shù)差ms 和Si-SiO2系統(tǒng)中電荷Qf 的影響, 在VG = 0 時(shí)半導(dǎo)體 表面能帶即發(fā)生彎曲. 從而需要另外加上一定的電壓 (平帶電壓) 才能使能帶拉平. 對(duì)多晶硅柵電極(通常是高摻雜) , Fermi勢(shì)為 G ±0.56 V +用于p型, -用于n型柵. 對(duì)VT的工藝控制問題: 目的是獲得所需要的VT值和使VT值穩(wěn)定. 主要技術(shù)是控制Si-SiO2系統(tǒng)中電荷Qf : 其中的固定正電荷(直接影響到VT值的大小) 與表面狀態(tài)和氧化速度等有關(guān)(可達(dá)到<1012 cm-2); 而可動(dòng)電荷 (影響到VT值的穩(wěn)定 性) 與Na+ 等的沾污有關(guān). 因此特別需要注意在氧化等高溫工藝過程中

9、的清潔度. 計(jì)算例 對(duì) n-溝的 “n+多晶硅-SiO2-Si” MOSFET, 已知 NA =1016 cm-3, SiO2厚度d = 250 Å, Qf / q = 2×1010 cm-2, ms = - 1.08 V. 計(jì)算: VT = ? 若要使VT增加到1 V, 要求注入B離子的劑量FB = ? (假定注入的受主在SiO2-Si界面上形成薄的負(fù)電荷層.) 解: 對(duì)理想MOS系統(tǒng), 可求得 VT = - ( QB / Ci ) + 2B = 0.35 + 0.69 =1.04 V, 和 Ci =ox / d = 3.9×8.85×10-14 /

10、250×10-8 = 1.38 ×10-7 F/cm2. 則實(shí)際的MOS系統(tǒng), 可求得 VT = -1.08 - 2×1010×1.6×10-19 / 1.38×10-7 + 1.04 = - 0.063 V . 由于注入硼電荷將產(chǎn)生平帶電壓的變化為 q FB / Ci , 則閾值電壓等于1時(shí)有: 1 = ( - 0.063 + q FB ) / 1.38 ×10-7 , 故 FB = (1.38 ×10-7 / 1.6×10-19 ) 1.063 = 9.1×1011 cm-2 . 實(shí)際MOS

11、FET的伏安特性: 非飽和區(qū) 由線性特性慢慢變成亞線性特性. 飽和區(qū) 并不飽和 (因?yàn)閵A斷以后的有效溝道長(zhǎng)度隨著VDS的增大而減短, 致使 ID也隨著增大; 同時(shí)漏區(qū)與溝道之間的耦合電容, 使得當(dāng)VDS增大時(shí)將在溝道中 感應(yīng)出額外的電荷, 致使溝道電導(dǎo)增大, 從而ID也隨著增大). 擊穿區(qū) 器件擊穿的特點(diǎn)是: 擊穿電壓低于單個(gè)p-n結(jié)的擊穿電壓; VGS越低, 溝道 的厚度X(y)也越小, 則越容易擊穿; 擊穿電壓主要是受到溝道終點(diǎn)處表面附近內(nèi)外 電場(chǎng)的影響 (因此, 為了提高VDS, 有必要采取各種p-n結(jié)終端技術(shù)來減弱表面附近 的電場(chǎng)) . 常用柵極材料的值: SiO2 (3.8) ; S

12、i3N4 (6.4) ; Al2O3 (>7.5) . a) MNOFET (柵絕緣層是 5060nm SiO2 + Si3N4 ); MAOFET (柵絕緣層是 5060nm SiO2 + Al2O3 ) . b) MFSFET (柵絕緣層是高 值的薄膜材料, 如: PZT PbZrxTi1-xO3, SPT SrBi2Ta2O3, LAO鋁酸鑭, LAON鑭鋁氧氮) . 材料的功函數(shù)值: 金屬 (獨(dú)立 / 在MOS中) Al (4.1 / 3.2eV), Au (5.0 / 4.1eV), Ni (4.55 / 3.65eV). 半導(dǎo)體 (摻雜1014cm-3 和1016 cm-3)

13、 (獨(dú)立 / 在MOS中) n- Si (4.32, 4.20 / 3.42, 3.30eV), p- Si (4.82, 4.49 / 3.92, 4.04eV), n- GaAs (4.44, 4.31 / 3.54, 3.41eV), p- GaAs (5.14, 5.27 / 4.24, 4.37eV) . 例如, 對(duì)Si-SiO2-Al系統(tǒng): Al的功函數(shù)是 3.2eV, 與各種摻雜半導(dǎo)體的都不同, 故 熱平衡時(shí)半導(dǎo)體表面的能帶將發(fā)生彎曲. p-溝耗盡型FET的制作技術(shù): 先在n型襯底的表面上作一層薄反型層; 或用 Al2O3 / SiO2 復(fù)合柵, 利用膜中的負(fù)電荷效應(yīng). 表面使溝

14、道載流子遷移率降低的原因: VGS 引起的縱向電場(chǎng)Ex 把載流子吸到表面 表面散射使遷移率; VDS 引起的橫向電場(chǎng)Ey 使遷移率與電場(chǎng)有關(guān),甚至速度飽和(在短溝道 的小尺寸MOSFET中重要). 閾值電壓與溫度的關(guān)系: VT = VFB + 2B - QB(2B) / Ci, 則 dVT / dT 2 - QB / ( 2 Ci B ) (dB / dT ) ; 而 B = ±( kT / q ) ln( N / ni ), ni T3/2 exp-Eg / 2kT , dB / dT ± ( 1 / T ) B- Eg / 2q ; dVT / dT ± (

15、1 / T ) QB / ( 2 Ci B) - 2 × ×B- Eg(T=0) / 2q . 可見: 在溫度升高時(shí), EF趨于Ei, 則表面更容易反型, 即VT降低, dVT / dT< 0 ; 提高襯底摻雜時(shí), EF趨于能帶邊, 使得EF隨著溫度的變化范圍增大, 從而 VT的溫度穩(wěn)定性差. n溝: N=NA, 取 ; p溝: N=ND, 取 ; 而且采用Eg / 2kT >> 3/2條件. MOSFET的性能與溫度的關(guān)系: 都可通過S值、遷移率、閾值電壓的各種溫度關(guān)系來進(jìn)行分析. 例如ID與T的關(guān)系為: 在VGS較高時(shí) ( VGS - VT )比較大,

16、 則VT 影響很小, 從而的溫度關(guān)系使得 d ID < 0 ; 在VGS較低時(shí) ( VGS - VT )比較小, 則VT 影響大, 使得 d ID > 0 ; 在VGS中等時(shí) VT 和的溫度關(guān)系都起作用, 使得 d ID 0 . 這時(shí)MOSFET的 溫度穩(wěn)定性很好. MOSFET的擊穿電壓: 有D-S擊穿和G-S擊穿兩種. 但因無二次擊穿, 故MOSFET的安全工作區(qū)比雙極型 器件的要大. MOSFET的源-漏擊穿電壓BVDS : 與漏p-n+結(jié)的雪崩擊穿電壓和源-漏穿通電壓有關(guān), 由其中的較小者決定.(對(duì)短溝道 MOSFET, 還往往出現(xiàn) “溝道雪崩擊穿” .) 漏p-n+結(jié)的雪

17、崩擊穿電壓 實(shí)際上低于單個(gè)p-n+結(jié)的擊穿電壓, 常常只有2540V. (因?yàn)闁烹姌O覆蓋在漏區(qū)部分的下面附加有額外的電場(chǎng), 將首先發(fā)生擊穿; 而且在 截止時(shí), VGS 為負(fù), 這更將使擊穿電壓下降.) 源-漏勢(shì)壘穿通電壓VPT 當(dāng)源和漏2個(gè)耗盡區(qū)相連通時(shí), 漏結(jié)中的電場(chǎng)即深入到 源結(jié), 則源區(qū)的電子可直接被拉入到漏區(qū)而形成很大的電流. VPT與襯底摻雜濃度 和溝道長(zhǎng)度有關(guān) ( 對(duì)短溝道、襯底低摻雜的MOSFET, 工作電壓往往受到VPT的 限制 ) : 根據(jù)p-n+結(jié)耗盡層寬度 = 2( Vbi V ) / q NA 1/2 = 溝道長(zhǎng)度L , 得到 VPT ( q NA / 2) L2 .

18、MOSFET的源-柵擊穿電壓BVGS : 由柵SiO2層的耐壓來決定. 當(dāng)SiO2層擊穿時(shí), 在擊穿點(diǎn)將產(chǎn)生高電流密度 ( 106 1010 A/cm2 ) 和高溫( 可達(dá)到4000 K ), 使器件損壞. (因?yàn)镸OSFET的CGS很小, 若有微量的電荷即可產(chǎn)生很強(qiáng)的電場(chǎng), 從而引起擊穿. 故存儲(chǔ)和使用MOSFET時(shí)要小心.) 在SiO2層厚度TOX =1000 2000 Å 時(shí), BVGS = 100 200 V, 有關(guān)系 BVGS = EOX TOX , SiO2層的臨界擊穿電場(chǎng)EOX = 5×106 10×1016 V/cm . 實(shí)際上, 因?yàn)镾iO2的質(zhì)

19、量差別大, 故在設(shè)計(jì)TOX時(shí)應(yīng)該留有50%的安全系數(shù). (例如, TOX =1500 Å 時(shí), BVGS = 75 150 V .) 柵跨導(dǎo) gm : 表征柵電壓對(duì)漏極電流的控制能力, 越大越好. 非飽和區(qū) ID (VGS - VT ) VDS - VDS2 , = Z n Ci / L , gm = VDS VDS . 在電流飽和時(shí), gm達(dá)到最大. 飽和區(qū) IDSat = (/2) (VGS - VT ) 2 , gm sat = ( VGS - VT ) gm max VGS . 最大gm與S-D電壓無關(guān), 而隨柵電壓線性增大. 上述結(jié)論與實(shí)際情況的偏離 : VGS的影響 :

20、當(dāng)VGS高到一定時(shí), gm sat反而下降 (是由于強(qiáng)的柵電場(chǎng)使n 降低所致). VDS的影響 : 當(dāng)VDS高到一定時(shí), 溝道載流子的漂移速度飽和、遷移率下降, 從而gm降低 . (在漂移速度飽和時(shí), 電流ID將降低 1+ nVDS /( L vs ) 1 倍; 相應(yīng)地gm也降低 1 + nVDS /( L vs ) 1 倍 .) 串聯(lián)電阻RS和RD的影響 : RS使得加到柵極上的有效柵-源電壓降低為 VGS = VGS ID RS , RS和RD使得加到溝道上的有效漏-源電壓降低為 VDS = VDS ID (RS + RD); 則非飽和區(qū)的有效跨導(dǎo)為 gm = gm 1 + gmRS +

21、gD(RS + RD) -1 , 而飽和區(qū)的有效跨導(dǎo)為 gm = gm 1 + gmRS -1 , 其中g(shù)D =( VGS - VT ) 是線性區(qū)的漏電導(dǎo). 提高gm的措施 : 結(jié)構(gòu)上增大: 加大(Z/L) 例如采用LDMOS或VDMOS結(jié)構(gòu); 提高n 例如 采用n-MOS結(jié)構(gòu); 增大電容Ci 例如采用薄柵氧化膜和高介電常數(shù)氧化膜. 提高 VGS : 要求柵極耐壓高, 以提高飽和跨導(dǎo). 提高 VDS : 要求S-D擊穿電壓高, 以達(dá)到飽和狀態(tài)而獲得最大的跨導(dǎo) (gm sat ). 減小串聯(lián)電阻RS和RD : 降低S和D區(qū)的體電阻以及歐姆接觸電阻等. 襯底跨導(dǎo) gmb : 考慮VBS的伏安特性,

22、 可在以下一般MOSFET的伏安特性中, 把S = 2B 用 2B +VBS來代替即可. ID =(Z n Ci / L) (VGS - 2B - VD/2) VDS(2/ 3)×(VDS + 2B)3/2 - (2B)3/2 . 從而可求得 gmb (VDS + 2B +VBS)1/2 - (2B +VBS)1/2 . 漏電導(dǎo)gD : 表征S-D電壓對(duì)漏極電流的控制能力. 非飽和區(qū) gD =( VGS VT VDS ) ( VDS ), gD隨VDS的增大而線性減小; 當(dāng)VDS很小時(shí), 在gD表式中可略去VDS, 即得到線性區(qū)的漏電導(dǎo) (正好等于gm sat ) gDL = ( V

23、GS VT ) . 而MOSFET的導(dǎo)通電阻 Ron = VDS / ID (VDS很小) = 1 / ( VGS VT ) . 可見:線性區(qū)的漏電導(dǎo)正好等于導(dǎo)通電阻Ron的倒數(shù); 有 gm sat = gDL= 1/ Ron . ( 實(shí)際MOSFET的導(dǎo)通電阻應(yīng)該 = Ron + RS + RD .) 飽和區(qū) 理想MOSFET的飽和特性與VDS無關(guān), 則飽和區(qū)的漏電導(dǎo) = 0, 動(dòng)態(tài)電阻 為 . 但實(shí)際上特性并不飽和(溝道長(zhǎng)度調(diào)制效應(yīng)和漏區(qū)電場(chǎng)靜電反饋效應(yīng)所致), 故動(dòng)態(tài)電阻為有限值. “亞閾” 概念 在VGSVT 、但S B（即表面為弱反型) 時(shí), 器件仍通過一定的電流 亞閾 電流. 該狀

24、態(tài)具有低壓和低功耗優(yōu)點(diǎn) 邏輯應(yīng)用很好. 亞閾電流與柵電壓的關(guān)系: 因S = VGS VT , 則 ID exp( qS / kT ) exp( qVGS VT / kT ) ; 但在 VGS > VT ( 即S > 2FB ) 時(shí), ID與VGS有線性或平方關(guān)系(非亞閾電流). 在 VDS > 3kT/q 時(shí), ID 與VDS 的關(guān)系不大 . 在實(shí)際工作電壓范圍內(nèi), ID 基本上決定于VGS (有指數(shù)關(guān)系). 影響S值的有關(guān)因素: 襯底反偏壓的影響: 使 CD 減小, 則S; 界面陷阱的影響: 將增加一個(gè)與 CD 并聯(lián)的陷阱電容, 使S； 溫度的影響: T使S. 因此, 為了

25、提高M(jìn)OSFET的亞閾區(qū)工作速度 (減小S), 就應(yīng)當(dāng)加上一定的襯偏電壓和 減小界面陷阱. 結(jié)構(gòu)設(shè)計(jì)考慮要點(diǎn)： 減小溝道長(zhǎng)度L, 以提高增益、跨導(dǎo)和改善頻率響應(yīng) ; 減小源和漏的結(jié)深rj , 以削弱短溝道效應(yīng); 減小寄生電容等, 以提高fT ; 增大寬長(zhǎng)比Z/L, 以降低導(dǎo)通電阻、增大電流容量和提高飽和區(qū)的跨導(dǎo); 提高電壓和電流, 以提高功率. HMOS (high-performance MOS) 的優(yōu)點(diǎn)和缺點(diǎn): 單注入HMOS的優(yōu)點(diǎn) 用淺注入來控制VT; 等效使源和漏的結(jié)深減小, 短溝道效應(yīng) 減弱. 雙注入HMOS的優(yōu)點(diǎn) 淺注入層用來控制VT, 深注入層用來防止S-D穿通; 等效使 源和漏

26、的結(jié)深減小. 缺點(diǎn) 使半導(dǎo)體表面勢(shì)壘電容增加, S值增大, 亞閾特性變差. 凹溝MOSFET (recessed-channel MOSFET) 的優(yōu)點(diǎn)和缺點(diǎn): 優(yōu)點(diǎn) 等效使源和漏的結(jié)深減小, 短溝道效應(yīng)減弱. 缺點(diǎn) VT的控制較困難 (因?yàn)閂T主要決定于A和B點(diǎn)處的形狀與SiO2層的厚度); 熱電子注入到SiO2中的可能 性增加. Schottky勢(shì)壘源和漏的MOSFET的優(yōu)點(diǎn)和缺點(diǎn): 優(yōu)點(diǎn) 等效使源和漏的結(jié)深0, 短溝道效應(yīng)很弱; 源和漏接觸的高導(dǎo)電性, 使串聯(lián) 電阻降低; 源和漏接觸的制作不需要高溫退火, 保證了SiO2層的質(zhì)量不變和幾何 圖形不發(fā)生畸變; 對(duì)單極性的CdS等半導(dǎo)體, 可

27、用此接觸來克服制作p-n結(jié)的困難. 缺點(diǎn) 為了提高VDS, 要求表面處理工藝高; 對(duì)Si-MOSFET而言, 一般只能作成p- 溝MOSFET (因?yàn)殡姌O材料常用的是PtSi, 與p-型Si的Schottky勢(shì)壘高度只有 0.25eV, 與n-型Si的Schottky勢(shì)壘高度有0.85eV). 雙擴(kuò)散橫向MOSFET (LDMOS) 或 雙注入MOSFET (DIMOS) 的優(yōu)點(diǎn)和缺點(diǎn): 這是功率MOSFET和功率IC的基本結(jié)構(gòu). 優(yōu)點(diǎn) 溝長(zhǎng)L與光刻精度無關(guān) (主要決定于雜質(zhì)擴(kuò)散精度或多晶硅柵掩蔽注入的 精度), 則可控制L到1m以下; 較高摻雜的p+區(qū)把源區(qū)和漏區(qū)隔開來了, 使S-D 之間不

28、容易穿通, 則耐壓提高; 輕摻雜n-區(qū)的表面導(dǎo)電很好, 電子容易達(dá)到飽和 速度; n-區(qū)可承受較高的電壓, 則提高了擊穿電壓; 在漏結(jié)附近, 擊穿電壓提高, 而電離倍增和熱電子注入效應(yīng)降低; 電極均在同一表面上, 容易集成. 缺點(diǎn) VT的控制較困難 (VT主要決定于p+區(qū)表面的摻雜濃度); 溝道區(qū)是高摻雜區(qū), 表面電容較大, 則S值較大, 亞閾特性較差; 管芯占用面積較大, 頻率特性也受到 影響. 絕緣柵雙極型晶體管 (IGBT) 的優(yōu)點(diǎn)和缺點(diǎn): 優(yōu)點(diǎn) p+ 漏區(qū)往溝道注入空穴, 使n-區(qū)表面電導(dǎo)調(diào)變, 導(dǎo)通電阻降低, 比較好的克 服了LDMOS導(dǎo)通電阻高的缺點(diǎn); 較寬的n-區(qū)可承受很高的電壓

29、, 使耐壓提高; 若 把漏區(qū)再加進(jìn)幾個(gè)n+層,使漏結(jié)對(duì)電子的阻擋作用降低,則可進(jìn)一步減小導(dǎo)通電阻. 缺點(diǎn) 因?yàn)橛袃煞N載流子參與導(dǎo)電, 則器件的工作速度將要受到少數(shù)載流子壽命 的限制 (少子存儲(chǔ)使關(guān)斷時(shí)間增長(zhǎng)); 存在有寄生晶閘管MOS柵控的p+npn+ 四層可控硅結(jié)構(gòu), 使得最大工作電流受到此寄生晶閘管閉鎖效應(yīng)的限制 (可通過 短路發(fā)射結(jié)來消除). 垂直導(dǎo)電擴(kuò)散MOSFET (VDMOSFET) 的優(yōu)點(diǎn)和缺點(diǎn): 這也是功率MOSFET的一種基本結(jié)構(gòu). 優(yōu)點(diǎn) 比LDMOSFET占用的面積小, 相應(yīng)頻率特性也得以改善; L與光刻精度無關(guān), 可使L減短; n-漂移區(qū)使S-D不容易穿通, 則耐壓提高;

30、 可多個(gè)單元并聯(lián), 使電流容 量增大; 采用六角形分布的圖形 (HEXFET), 可使溝道寬度增大, 導(dǎo)通電阻降低; 工藝上也與LSI多晶硅技術(shù)相容. 缺點(diǎn) 從工作原理上, VDMOSFET = MOSFET + JFET, 而n-漂移區(qū)相當(dāng)于JFET 的溝道, 因此n-漂移區(qū)的寬度和摻雜濃度對(duì)器件性能的影響較大; 因?yàn)閚-漂移區(qū) 的電阻率較高 (無電導(dǎo)調(diào)變), 而且p區(qū)下面有的部分未導(dǎo)電, 故導(dǎo)通電阻仍然比較 大, 影響輸出功率; p-n- 結(jié)的耐壓以及表面擊穿對(duì)器件的影響較大. 注: 若把漏極的n+區(qū)改換為p+區(qū), 則成為垂直導(dǎo)電的IGBT, 有較小的導(dǎo)通電阻; 但是 開關(guān)速度卻有所降低.

31、 垂直導(dǎo)電V形槽MOSFET ( V V - MOSFET) 的優(yōu)點(diǎn)和缺點(diǎn): 優(yōu)點(diǎn) 基本上與VDMOSFET的相同. 缺點(diǎn) 導(dǎo)通電阻仍然是比較大 (理由相同); V形槽的頂端存在很強(qiáng)的電場(chǎng), 對(duì)器件 的基礎(chǔ)電壓有很大影響; V形槽的腐蝕不容易控制, 而且柵氧化層是曝露的, 容易 受到離子沾污, 使閾值電壓不穩(wěn), 可靠性降低. 改進(jìn)的結(jié)構(gòu): (著眼于降低導(dǎo)通電阻) 采用U形槽 (為VU-MOSFET) : 電流在n-漂移區(qū)的擴(kuò)展較好, 導(dǎo)通電阻較低, 電流容量大 (但仍然在p區(qū)下面有部分區(qū)域未導(dǎo)電); 而且U形槽的腐蝕也不容易 控制, 而且柵氧化層也是曝露的. 把漏極的n+區(qū)改換為p+區(qū), 則成

32、為垂直導(dǎo)電的V形槽或U形槽IGBT, 具有很小的 導(dǎo)通電阻. 注：制作V形槽或U形槽的工藝技術(shù) Si襯底片采用（100）晶面，腐蝕出的溝 槽表面為（111）晶面 ( 兩種晶面的夾角為 54.74 OC ) . 埋溝MOSFET的特點(diǎn): 在溝道區(qū)注入與襯底相反型號(hào)的雜質(zhì) (設(shè)注入劑量為NI) 而構(gòu)成 溝道在體內(nèi) 遷移率較高; 溝道區(qū)內(nèi)有2個(gè)耗盡區(qū): 表面耗盡區(qū)受柵壓控制, 下面的耗盡區(qū)受襯偏電壓控制, 其間是導(dǎo)電溝道(設(shè)溝道中單位面積的電子電荷為Qn); 多作成耗盡型 (也可實(shí)現(xiàn)增強(qiáng)型). 小尺寸MOS效應(yīng) 注 不討論 L< 0.1m 的MOSFET 在L< 0.1m時(shí), 因載流子的

33、渡越時(shí)間和散射持續(xù)時(shí)間, 都與載流子的平均自由 時(shí)間相當(dāng), 則問題變得很復(fù)雜: 經(jīng)典輸運(yùn)方程失效; 強(qiáng)電場(chǎng)產(chǎn)生瞬態(tài)輸運(yùn); 襯底較 高摻雜和柵SiO2 層較薄, 導(dǎo)致溝道電子的表面量子化. 閾值電壓的短溝道效應(yīng): * 物理本質(zhì) 表面溝道下的耗盡層與 p-n+ 結(jié)的耗盡層有部分重疊 部分電荷“共享” 使VT 降低 (溝道越短, 共享電荷所占的比例越大, 則VT 降低得越多). * Poon-Yau模型 因溝道下梯形耗盡區(qū)中的電荷為: QB = (溝道下矩形耗盡區(qū)中的電荷) (2個(gè)三角形中的電荷) = q NA d 1 - ( r / L ) ( 1 + 2d / r )1/2 - 1 , 則 VT

34、 = VFB + 2B + QB / Ci = ; VT 的降低: VT = - q NA d / (Ci L) · ( 1 + 2d / r )1/2 - 1 . 閾值電壓的窄溝道效應(yīng): * 物理本質(zhì) 柵極的“邊緣場(chǎng)”使場(chǎng)氧化層下的表面耗盡區(qū)的空間電荷有所增加 (產(chǎn)生額外電荷Q ) VT 增大. 柵極寬度Z越小, Q占總空間電荷的比例越大, NWE的影響越大. * Jeppson簡(jiǎn)單模型 認(rèn)為Q是 (d ) 部分的電荷(= 1.21.5), 則 VT = ( q NA d2 ) / ( Ci Z ) , VT = VFB + 2B + q NA d / Ci + ( q NAd2

35、) / ( Ci Z) . * Akers模型 對(duì)正方形 Q = 2 q NA d 2 , 對(duì)三角形 Q = q NA d 2 , 對(duì)1/4圓形 Q = q NA d 2 / 2 ; VT = VFB + 2B + q NA d ( 1 +d / Z ) / Ci , = 2 (正方形), 1 (三角形), /2 (1/4圓形) . DIBL效應(yīng): * 要點(diǎn) L減小、VDS 增加 漏與源的耗盡區(qū)靠近 電力線可從漏穿越到源 源端勢(shì)壘降低 從源注入到溝道的電子增加 ID 增加 DIBL 效應(yīng). L越小, DIBL越顯著. 短溝MOSFET工作在閾值電壓附近時(shí), DIBL很嚴(yán)重. 在分析時(shí), 除要考

36、慮電場(chǎng) Ey , 還要考慮 Ex ( VGS 和VBS 的共同作用), 則是一個(gè)二維問題. * DIBL效應(yīng)的影響 使閾值電壓VT 降低: VT = -VDS , 稱為DIBL系數(shù) (亞閾區(qū)) . 限制著小尺寸MOSFET 進(jìn)一步縮小尺寸: 因?yàn)楫?dāng)L很小, ID 增加很大 器件不能關(guān)斷 ( DIBL是限制MOSFET尺寸縮小的一個(gè)基本因素 ). 空間電荷限制的漂移電流 JSP dE / dy = - q n / (0 ) , 則 JSP = - q n n E = 0 n E ( dE / dy ) , E = - 2 JSP y / (0 n ) + E0 1/2 - dV / dy , E

37、0 是源端的電場(chǎng) (可略去) ; JSP = q 0 n VDS2 / ( 8 L3 ) VDS2 / L3 . 注: xs 是注入深度; Wm是表面耗盡層厚度; DI = (NS-NB) xs 是均勻摻雜時(shí)的注入劑量; 對(duì)非均勻摻雜時(shí)的注入劑量, 需用 N(x)-NB 的積分來計(jì)算 . 幾種典型的溝道摻雜情況: 淺注入(xs<<Wm): 認(rèn)為注入的受主(負(fù)電荷)集中在半導(dǎo)體表面 等效于Si-SiO2 界面的正電荷減少q DI 平帶電壓增加 q DI / Ci, 產(chǎn)生 VT = q DI / Ci . 深注入(xs>>Wm): 表面反型層和耗盡層都在注入?yún)^(qū)內(nèi) 相當(dāng)于襯底

38、摻雜濃度 提高 使VT和 ID, 故一般不用深注入 . 實(shí)際上常常是xsWm情況: 可把耗盡層分為注入?yún)^(qū)和非注入?yún)^(qū)來分析, 使 VT . 短溝道MOSFET的速度飽和效應(yīng): 經(jīng)驗(yàn)的速度-電場(chǎng)關(guān)系為: 當(dāng) Ey < EC 時(shí), v = n Ey / ( 1 + Ey / EC ) ; 當(dāng) Ey > EC 時(shí), v = vs . ( EC 是速度飽和臨界電場(chǎng)對(duì)Si約為5×104V/cm.) 計(jì)入速度飽和效應(yīng), 電流將減小 ( 1 + VDS / L EC ) 倍: ID = (Z / 2 L) n Ci (2 VGS - VDS2 ) ( 1 + VDS / L EC ) -

39、1, ( VGS 是夾斷飽和電壓 ) ; 速度飽和電流 ( Ey(L) = EC 時(shí) ) 為 IDsat = (Z / 2 L) n Ci (2 VGS - VDsat2 ) ( 1 + VDsat / L EC ) -1 = Z vs Ci (2 VGS - VDsat ) . 速度飽和電壓為 VDsat = ( VGS L EC ) / ( L EC + VGS ) ; IDsat = Z vs Ci VGS2 / ( L EC + VGS ) . MOSFET的飽和機(jī)理: 對(duì)長(zhǎng)溝器件, L EC >> VG , 則為夾斷飽和: VDsat = VG, IDsat VGS2 ;

40、 如在溝道未夾斷飽和前就已速度飽和, 則失去平方關(guān)系. 對(duì)短溝器件, L EC << VGS ,則為速度飽和: VDsat =L EC , IDsat = Z vs Ci VGS ( “速度飽和電流 = 溝道電荷×飽和速度”, 可忽略電荷沿溝道的變化 ). 計(jì)算例 對(duì)n溝道-MOSFET, 已知 W = 30m, L = 1 m, n = 750 cm2/ V-s, Ci = 1.5×10-7 F/cm2, VT = 1 V . 計(jì)算: 對(duì)長(zhǎng)溝道器件, 在VGS = 5 V 時(shí)的 IDsat = ? gm = ? 對(duì)速度飽和時(shí)的器件, IDsat = ? gm

41、= ? 解: 對(duì)長(zhǎng)溝道器件有: IDsat = ( W n Ci / 2L ) ( VGS - VT )2 = 2.7×10-2 = 27 mA , gm = ( W n Ci / L ) ( VGS - VT ) = 1.35×10-2 S . 對(duì)速度飽和( vs = 9×106 cm/s ) 的情況有: IDsat = W vs Ci ( VGS - VT ) = 1.6×10-2 = 16 mA , gm = W vs Ci = 4.05×10-3 S . 短溝道MOSFET的速度飽和區(qū): 該區(qū)電場(chǎng)強(qiáng), 不能用緩變溝道近似. 采用準(zhǔn)二維分

42、析給出: 飽和區(qū)輸出電阻R0隨VDS而增加 (但實(shí)際上由于熱電子效應(yīng)和 DIBL效應(yīng), R0 將 有所降低); 漏端的電場(chǎng)Em 與EC 和VDS有關(guān), 對(duì)短溝器件, 易出現(xiàn) Em >> EC 情況: Em ( VDS - VDsat ) / , 反映了速度飽和區(qū)的長(zhǎng)度, 與SiO2層厚度dox 和結(jié)深Xj 有關(guān), 經(jīng)驗(yàn)關(guān)系為 0.22 dox1/3 Xj1/3 (對(duì) dox > 15nm ); 0.017 dox1/8 Xj1/3 L1/5 (對(duì) dox < 15nm, L < 0.5m ). Em 很強(qiáng) 漏端附近形成熱電子, 碰撞電離 產(chǎn)生較大的襯底電流和熱電子

43、 注入SiO2層 器件性能變壞. 熱電子效應(yīng): 現(xiàn)象 漏端高電場(chǎng) 熱電子 碰撞電離 電子進(jìn)入ID, 空穴流入襯底而形成襯底電流 Ib 可用Ib 來監(jiān)控溝道 熱電子和漏區(qū)電場(chǎng)的情況; 電子注入柵SiO2層 形成 IG 和引起界面陷阱 (使VT變化, gm和S) 器件性能退化與IG有關(guān)(與較大的Ib 無關(guān)) . 影響 Ib 流過襯底而產(chǎn)生壓降 使源-襯底結(jié)正偏 形成“源-襯底-漏”(n-p-n) 的寄生晶體管 與原來的MOSFET并聯(lián) 使短溝器件易發(fā)生漏源擊穿和I-V曲線 回滯; 在CMOS電路中將導(dǎo)致閉鎖效應(yīng). 熱電子注入柵極將嚴(yán)重影響MOS-LSI的可靠性 熱電子退化 (熱電子打斷界面 上的S

44、i-H鍵, 產(chǎn)生界面陷阱 隨著H往SiO2中擴(kuò)散, 界面態(tài)密度Nit 隨時(shí)間增加, 直 到LSI失效) . MOSFET性能的熱電子退化: 熱電子退化的檢測(cè): Ib = C1 ID exp (- Ei / q E) 碰撞電離過程 , IG = C2 ID exp (- Eb / q E) 越過界面勢(shì)壘的注入過程 , ( IG / ID ) = C2 ( Ib / C1 ID ) p , p = Eb / Ei . 故通過檢測(cè)Ib , 可知道MOSFET的性能退化情況. 熱電子退化的MOSFET壽命 : 類似熱氧化速率過程, 有 Nit = C3 t ( ID / Z ) exp (- Et /

45、 q E) n , Et 界面勢(shì)壘激活能3.2eV + Si-H鍵離解能0.3eV, n = 0.50.75 ; 是Nit 或 VT ( Nit ) 達(dá)到某個(gè)失效標(biāo)準(zhǔn)時(shí)的時(shí)間. 選 n=2/3, Et / Ei =2.9 , 得 = F ( Z / ID ) ( Ib / ID )-2.9 (VT )1.5 ; 又根據(jù) Ib = ( M - 1 ) ID , 有 ( Z / ID ) ( M - 1 )- m , m = 2.9 . 溝道(雪崩)擊穿現(xiàn)象: 在短溝道MOSFET中, VDS在溝道中建立起強(qiáng)的電場(chǎng), 可使溝道中的載流子通過碰 撞電離和雪崩倍增而產(chǎn)生大量的電子-空穴對(duì)(在漏端夾斷區(qū)更明顯); 從而導(dǎo)致ID劇 增 (對(duì)n-溝器件, 倍增出的電子被漏極吸收所致) 而擊穿, 并同時(shí)產(chǎn)生一部分寄生襯 底電流 (空穴被襯底吸收所致). 溝道雪崩注入效應(yīng): 現(xiàn)象: 在溝道中, 由于漏結(jié)雪崩擊穿或溝道擊穿倍增出的載流子, 若在2次碰撞之 間積累起的能量足以跨越Si-SiO2界面勢(shì)壘(電子勢(shì)壘=3.15eV, 空穴勢(shì)壘=3.8eV), 則這些熱載流子