數(shù)字電路邏輯設(shè)計(jì)(王毓銀)第_4_章_組合邏輯電路

1、第第4 4章章 組合邏輯電路組合邏輯電路 每一個(gè)數(shù)字信號(hào)的處理系統(tǒng)，都包每一個(gè)數(shù)字信號(hào)的處理系統(tǒng)，都包含了許許多多的邏輯電路。含了許許多多的邏輯電路。 一般邏輯電路大致可分為兩大類：一般邏輯電路大致可分為兩大類： 一類是一類是組合邏輯電路組合邏輯電路，一類是，一類是時(shí)序時(shí)序邏輯電路邏輯電路。教學(xué)要求 （1）掌握組合邏輯電路的）掌握組合邏輯電路的分析和設(shè)計(jì)方法分析和設(shè)計(jì)方法。 （2）掌握常用組合邏輯電路）掌握常用組合邏輯電路功能器件（模塊）功能器件（模塊）的邏的邏輯功能及使用方法。輯功能及使用方法。 （3）理解常用組合邏輯電路功能器件的工作原理。）理解常用組合邏輯電路功能器件的工作原理。 （4）

2、了解組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象。）了解組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象。定義 組合邏輯電路： 輸出僅由當(dāng)前輸入決定，與電路以前狀態(tài)無(wú)輸出僅由當(dāng)前輸入決定，與電路以前狀態(tài)無(wú)關(guān)；電路結(jié)構(gòu)中關(guān)；電路結(jié)構(gòu)中無(wú)無(wú)反饋環(huán)路，反饋環(huán)路，無(wú)無(wú)記憶元件。記憶元件。時(shí)序邏輯電路：方框圖 組合邏輯電路I0I1In-1Y0Y1Ym-1輸入輸出),( ),(),(110111101111000nmmnnIIIfYIIIfYIIIfY特點(diǎn)特點(diǎn)(1)從電路結(jié)構(gòu)上看，基本由從電路結(jié)構(gòu)上看，基本由邏輯門(mén)電路邏輯門(mén)電路組成；組成；(2)不存在不存在反饋反饋，不包含記憶元件，不包含記憶元件 (觸發(fā)器觸發(fā)器)。 從邏輯功能上看從邏

3、輯功能上看,任一時(shí)刻的輸出僅僅與該時(shí)任一時(shí)刻的輸出僅僅與該時(shí)刻的輸入有關(guān)，與該時(shí)刻之前電路的狀態(tài)無(wú)關(guān)?？痰妮斎胗嘘P(guān)，與該時(shí)刻之前電路的狀態(tài)無(wú)關(guān)。即時(shí)輸入決定即時(shí)輸出即時(shí)輸入決定即時(shí)輸出。組合邏輯電路特點(diǎn)組合邏輯電路特點(diǎn):常用組合模塊常用組合模塊編碼器、譯碼器、加法器、編碼器、譯碼器、加法器、數(shù)據(jù)選擇器、數(shù)值比較器、數(shù)據(jù)選擇器、數(shù)值比較器、奇偶校驗(yàn)器等。奇偶校驗(yàn)器等。常用組合模塊（中規(guī)模集成電路）常用組合模塊（中規(guī)模集成電路）:4.1 組合邏輯電路的分析組合邏輯電路的分析4.1 組合邏輯電路的分析組合邏輯電路的分析4.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)4.3 常用組合模塊的功能及應(yīng)用常用組

4、合模塊的功能及應(yīng)用4. 4 組合電路中的競(jìng)爭(zhēng)冒險(xiǎn)組合電路中的競(jìng)爭(zhēng)冒險(xiǎn)分析的目的 找出給定組合邏輯電路中找出給定組合邏輯電路中輸出與輸入輸出與輸入的關(guān)系的關(guān)系，從而闡明組合邏輯電路的，從而闡明組合邏輯電路的功能。功能。 分析的步驟步驟 分析組合邏輯電路的目的，是確定已知電路的邏分析組合邏輯電路的目的，是確定已知電路的邏輯功能，其步驟是：輯功能，其步驟是：從輸入端入手，根據(jù)邏輯門(mén)電路的邏輯功能，從輸入端入手，根據(jù)邏輯門(mén)電路的邏輯功能，逐級(jí)逐級(jí)寫(xiě)出各輸出端的邏輯函數(shù)表達(dá)式寫(xiě)出各輸出端的邏輯函數(shù)表達(dá)式 化簡(jiǎn)和變換邏輯表達(dá)式化簡(jiǎn)和變換邏輯表達(dá)式 列出真值表列出真值表 確定邏輯功能。確定邏輯功能。級(jí)數(shù)的概

5、念級(jí)數(shù)的概念A(yù)BCY&級(jí)數(shù)級(jí)數(shù)：從某一輸入信號(hào)發(fā)生變換到引起輸出也發(fā)生變化所：從某一輸入信號(hào)發(fā)生變換到引起輸出也發(fā)生變化所經(jīng)歷的邏輯門(mén)的最大數(shù)目。通常將輸入級(jí)作為第一級(jí)，順經(jīng)歷的邏輯門(mén)的最大數(shù)目。通常將輸入級(jí)作為第一級(jí)，順序推之。序推之。Y31111ABCYY1Y21(1)(2)例例ABCY&邏輯圖邏輯圖邏輯表達(dá)邏輯表達(dá)式式 1 1 最簡(jiǎn)與或表最簡(jiǎn)與或表達(dá)式達(dá)式化簡(jiǎn)化簡(jiǎn) 2 ABY 1BCY 2CAY 31Y2Y3YY 2 CABCABY從輸入到輸出從輸入到輸出逐級(jí)寫(xiě)出逐級(jí)寫(xiě)出ACBCABYYYY 321例例A B CY0 0 00 0 10 1 00 1 11 0 01 0

6、11 1 01 1 100010111最簡(jiǎn)與或最簡(jiǎn)與或表達(dá)式表達(dá)式 3 真值表真值表CABCABY 3 4 電路的邏電路的邏輯功能輯功能當(dāng)輸入當(dāng)輸入A、B、C中有中有2 2個(gè)或個(gè)或3 3個(gè)為個(gè)為1 1時(shí)，輸時(shí)，輸出出Y為為1 1，否，否則輸出則輸出Y為為0 0。 4 所以這個(gè)電路所以這個(gè)電路實(shí)際上是一種實(shí)際上是一種3 3人表決用的人表決用的組合電路：只組合電路：只要有要有2票或票或3票票同意，表決就同意，表決就通過(guò)。通過(guò)。例例Y31111ABCYY1Y21邏輯圖邏輯圖邏輯表邏輯表達(dá)式達(dá)式BABBABBACBAY最簡(jiǎn)與或最簡(jiǎn)與或表達(dá)式表達(dá)式BBACBABYYYYBY2Y1YBAYCBAY2133

7、21真值表真值表A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111111100ABCY&用與非門(mén)實(shí)現(xiàn)用與非門(mén)實(shí)現(xiàn)電路的輸出電路的輸出Y只與輸入只與輸入A、B有關(guān)，有關(guān)，而與輸入而與輸入C無(wú)關(guān)。無(wú)關(guān)。Y和和A、B的邏輯關(guān)的邏輯關(guān)系為：系為：A、B中只要一個(gè)為中只要一個(gè)為0，Y=1；A、B全為全為1時(shí)，時(shí)，Y=0。所以。所以Y和和A、B的邏的邏輯關(guān)系為與非運(yùn)算的關(guān)系。輯關(guān)系為與非運(yùn)算的關(guān)系。電路的邏輯功能電路的邏輯功能ABBAY4.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)4.1 組合邏輯電路的分析組合邏輯電路的分析4.2 組合邏輯電路的設(shè)計(jì)組合

8、邏輯電路的設(shè)計(jì)4.3 常用組合模塊的功能及應(yīng)用常用組合模塊的功能及應(yīng)用4. 4 組合電路中的競(jìng)爭(zhēng)冒險(xiǎn)組合電路中的競(jìng)爭(zhēng)冒險(xiǎn)設(shè)計(jì)步驟設(shè)計(jì)步驟 組合邏輯設(shè)計(jì)是組合邏輯分析的逆過(guò)程，由實(shí)際的邏輯問(wèn)組合邏輯設(shè)計(jì)是組合邏輯分析的逆過(guò)程，由實(shí)際的邏輯問(wèn)題題(即邏輯功能要求即邏輯功能要求)出發(fā)，最終得到滿足功能要求的最簡(jiǎn)單組出發(fā)，最終得到滿足功能要求的最簡(jiǎn)單組合邏輯電路圖。合邏輯電路圖。 什么是組合邏輯設(shè)計(jì)？什么是組合邏輯設(shè)計(jì)？ 組合邏輯電路設(shè)計(jì)步驟組合邏輯電路設(shè)計(jì)步驟SSI采用采用SSI的組合邏輯電路設(shè)計(jì)的組合邏輯電路設(shè)計(jì) 首先首先將邏輯功能要求抽象成將邏輯功能要求抽象成真值表真值表的形式。的形式。 由真值

9、表可以由真值表可以很方便地寫(xiě)出很方便地寫(xiě)出邏輯函數(shù)的表達(dá)式邏輯函數(shù)的表達(dá)式。 在采用小規(guī)模器件時(shí)，通常將函數(shù)在采用小規(guī)模器件時(shí)，通常將函數(shù)化簡(jiǎn)成最簡(jiǎn)與化簡(jiǎn)成最簡(jiǎn)與-或表達(dá)式或表達(dá)式，使其包含的乘積項(xiàng)最少，且每個(gè)乘積項(xiàng)所包含的因子數(shù)也最少。使其包含的乘積項(xiàng)最少，且每個(gè)乘積項(xiàng)所包含的因子數(shù)也最少。 最后根據(jù)所最后根據(jù)所采用的器件采用的器件的類型進(jìn)行適當(dāng)?shù)暮瘮?shù)的類型進(jìn)行適當(dāng)?shù)暮瘮?shù)表達(dá)式變換表達(dá)式變換，如變換成與非與非表達(dá)式、或非或非表達(dá)式、與或非表達(dá)如變換成與非與非表達(dá)式、或非或非表達(dá)式、與或非表達(dá)式等。式等。一、既有原變量又有反變量輸入一、既有原變量又有反變量輸入 ：有一火災(zāi)報(bào)警系統(tǒng)，設(shè)有煙感、溫

10、感和紫外光感三種不有一火災(zāi)報(bào)警系統(tǒng)，設(shè)有煙感、溫感和紫外光感三種不同類型的火災(zāi)探測(cè)器。為了防止誤報(bào)警，只有當(dāng)其中兩種或同類型的火災(zāi)探測(cè)器。為了防止誤報(bào)警，只有當(dāng)其中兩種或兩種類型以上的探測(cè)器發(fā)生火災(zāi)探測(cè)信號(hào)時(shí)，報(bào)警系統(tǒng)才產(chǎn)兩種類型以上的探測(cè)器發(fā)生火災(zāi)探測(cè)信號(hào)時(shí)，報(bào)警系統(tǒng)才產(chǎn)生報(bào)警控制信號(hào)，試設(shè)計(jì)產(chǎn)生報(bào)警控制信號(hào)的電路。生報(bào)警控制信號(hào)，試設(shè)計(jì)產(chǎn)生報(bào)警控制信號(hào)的電路。解：解：首先，指定變量并編碼：（邏輯抽象）首先，指定變量并編碼：（邏輯抽象） 設(shè)設(shè)A、B、C分別表示煙感、溫感、紫外光感三種探測(cè)分別表示煙感、溫感、紫外光感三種探測(cè)器的探測(cè)信號(hào)，為報(bào)警控制電路的輸入，以器的探測(cè)信號(hào)，為報(bào)警控制電路的輸

11、入，以1表示高電平，表示高電平，表示有火災(zāi)，表示有火災(zāi)，0表示低電平，表示無(wú)火災(zāi)；表示低電平，表示無(wú)火災(zāi)； 設(shè)設(shè)F為報(bào)警控制電路的輸出，以為報(bào)警控制電路的輸出，以1表示高電平，表示有表示高電平，表示有火災(zāi)報(bào)警，以火災(zāi)報(bào)警，以0表示低電平，表示無(wú)火災(zāi)報(bào)警。表示低電平，表示無(wú)火災(zāi)報(bào)警。 A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 13567( , ,)F A B CmmmmABCABCABCABC由此可列出真值表：由此可列出真值表：寫(xiě)出表達(dá)式：寫(xiě)出表達(dá)式：采用與非器件實(shí)現(xiàn)采用與非器件實(shí)現(xiàn)BCACABFB

12、CACABBCACABF畫(huà)卡諾圖畫(huà)卡諾圖并化簡(jiǎn)并化簡(jiǎn)采用與非采用與非器件實(shí)現(xiàn)器件實(shí)現(xiàn)BCACABFBCACABBCACABF畫(huà)邏輯畫(huà)邏輯電路圖電路圖采用或非器件實(shí)現(xiàn)采用或非器件實(shí)現(xiàn) 若采用若采用或非器件或非器件實(shí)現(xiàn)，可將實(shí)現(xiàn)，可將F的的與或與或表達(dá)式，變換為表達(dá)式，變換為或與或與表達(dá)式?；虮磉_(dá)式?；蛟诳ㄖZ圖上圈在卡諾圖上圈0，直接得或與表達(dá)式：，直接得或與表達(dá)式：)()()()()(CBCABACBCABAF兩次求反，得到兩次求反，得到畫(huà)邏輯畫(huà)邏輯電路圖電路圖采用與或非器件實(shí)現(xiàn)采用與或非器件實(shí)現(xiàn)若采用若采用與或非與或非器件實(shí)現(xiàn)器件實(shí)現(xiàn)畫(huà)邏輯畫(huà)邏輯電路圖電路圖練習(xí)練習(xí)*練習(xí)：練習(xí)：設(shè)計(jì)一個(gè)監(jiān)測(cè)設(shè)

13、計(jì)一個(gè)監(jiān)測(cè)信號(hào)燈工作狀態(tài)的邏信號(hào)燈工作狀態(tài)的邏輯電路。這組信號(hào)燈輯電路。這組信號(hào)燈分別為紅、黃、綠三分別為紅、黃、綠三盞。點(diǎn)亮狀態(tài)只允許盞。點(diǎn)亮狀態(tài)只允許為紅、黃和綠三種之為紅、黃和綠三種之一。其他狀態(tài)表示電一。其他狀態(tài)表示電路出現(xiàn)故障。要求電路出現(xiàn)故障。要求電路能夠產(chǎn)生故障信號(hào)，路能夠產(chǎn)生故障信號(hào)，以提醒人員前去修理。以提醒人員前去修理。練習(xí)練習(xí)*練習(xí)練習(xí)*二、只有原變量輸入，用與非門(mén)實(shí)現(xiàn)二、只有原變量輸入，用與非門(mén)實(shí)現(xiàn)二、只有原變量沒(méi)有反變量輸入，且用與非門(mén)實(shí)現(xiàn)二、只有原變量沒(méi)有反變量輸入，且用與非門(mén)實(shí)現(xiàn)幾個(gè)名詞幾個(gè)名詞: 生成項(xiàng)生成項(xiàng) (多余項(xiàng)，添加項(xiàng)）多余項(xiàng)，添加項(xiàng)）尾部因子尾部因子：

14、是指每個(gè)乘積項(xiàng)中帶非號(hào)部分的因子是指每個(gè)乘積項(xiàng)中帶非號(hào)部分的因子FAB AB BC ADABD BACAABCD BABCDBDACABCDABCD為生成項(xiàng)為生成項(xiàng) 例例 在只有原變量，沒(méi)有反變量輸入條件下，用與非門(mén)實(shí)現(xiàn)在只有原變量，沒(méi)有反變量輸入條件下，用與非門(mén)實(shí)現(xiàn)函數(shù)函數(shù) )14,13,12,11,10, 9 , 8 , 7 , 6 , 5 , 4(),(mDCBAF解解用卡諾圖對(duì)函數(shù)進(jìn)行化簡(jiǎn)，如圖所示用卡諾圖對(duì)函數(shù)進(jìn)行化簡(jiǎn)，如圖所示化簡(jiǎn)結(jié)果為化簡(jiǎn)結(jié)果為DACBBABAFDACBBABAF兩次求反，得兩次求反，得DACBBABAF若既有原變量，若既有原變量，又有反變量輸入，又有反變量輸入，

15、則得邏輯電路圖則得邏輯電路圖: :現(xiàn)在沒(méi)有反變量現(xiàn)在沒(méi)有反變量輸入，所以其邏輸入，所以其邏輯電路如圖輯電路如圖第第1級(jí)反相器用來(lái)產(chǎn)生級(jí)反相器用來(lái)產(chǎn)生反變量，比前一個(gè)圖多反變量，比前一個(gè)圖多了一級(jí)門(mén)，為了一級(jí)門(mén)，為3級(jí)門(mén)的級(jí)門(mén)的電路結(jié)構(gòu)電路結(jié)構(gòu)DACBBABAF上圖所示電路不是最佳結(jié)果。若對(duì)上圖所示電路不是最佳結(jié)果。若對(duì)進(jìn)行合并，得進(jìn)行合并，得ACBBDAACBBDACABDBADACBBABAF)()(3級(jí)門(mén)的電路結(jié)構(gòu)，級(jí)門(mén)的電路結(jié)構(gòu)，比上圖少比上圖少4個(gè)反相器個(gè)反相器DACBBABAF實(shí)際上，還可以進(jìn)一步處理。對(duì)實(shí)際上，還可以進(jìn)一步處理。對(duì)進(jìn)行一些代數(shù)處理，進(jìn)行一些代數(shù)處理，DBDABADA

16、BACACBBACBBADBCA和和為化簡(jiǎn)中的為化簡(jiǎn)中的多余項(xiàng)多余項(xiàng)，這里稱為，這里稱為生成項(xiàng)生成項(xiàng)，加入這些生成項(xiàng)后，函數(shù)值不會(huì)改變加入這些生成項(xiàng)后，函數(shù)值不會(huì)改變CADBDACBBABAF上式中上式中CADBDACBBABAF3級(jí)門(mén)的電路結(jié)構(gòu)，只需要級(jí)門(mén)的電路結(jié)構(gòu)，只需要4個(gè)與非門(mén)，就實(shí)個(gè)與非門(mén)，就實(shí)現(xiàn)了現(xiàn)了F函數(shù)。函數(shù)。ACDBBCDADCABDCBA)()(ABCDBABCDAABCDBABCDA*小結(jié) 由此可以看出，由此可以看出，在沒(méi)有反變量輸入的條件下在沒(méi)有反變量輸入的條件下，組合電路的結(jié)構(gòu)為組合電路的結(jié)構(gòu)為3級(jí)門(mén)結(jié)構(gòu)：級(jí)門(mén)結(jié)構(gòu)： 第第1級(jí)為輸入級(jí)，與非門(mén)器件的多少，取決于級(jí)為輸入

17、級(jí)，與非門(mén)器件的多少，取決于函數(shù)中乘積項(xiàng)所包含的尾部因子種類的多少。函數(shù)中乘積項(xiàng)所包含的尾部因子種類的多少。（尾（尾部因子是指每個(gè)乘積項(xiàng)中帶非號(hào)部分的因子）部因子是指每個(gè)乘積項(xiàng)中帶非號(hào)部分的因子） 第第2級(jí)為中間級(jí)或稱為與項(xiàng)級(jí)，所含器件的多少，級(jí)為中間級(jí)或稱為與項(xiàng)級(jí)，所含器件的多少，取決于乘積項(xiàng)的多少。取決于乘積項(xiàng)的多少。 第第3級(jí)為輸出級(jí)或稱為或項(xiàng)級(jí)。級(jí)為輸出級(jí)或稱為或項(xiàng)級(jí)。*只有原變量輸入，用與非門(mén)只有原變量輸入，用與非門(mén)設(shè)計(jì)步驟設(shè)計(jì)步驟： 邏輯功能要求邏輯功能要求-真值表得邏輯函數(shù)表達(dá)式真值表得邏輯函數(shù)表達(dá)式 化簡(jiǎn)得最簡(jiǎn)與或式化簡(jiǎn)得最簡(jiǎn)與或式ABDABC 尋找全部生成項(xiàng)進(jìn)行乘積項(xiàng)合并，若

18、找到可以尋找全部生成項(xiàng)進(jìn)行乘積項(xiàng)合并，若找到可以和其合并的乘積項(xiàng)（和其合并的乘積項(xiàng)（除尾部因子以外的其它變量因除尾部因子以外的其它變量因子完全相同的乘積項(xiàng)如子完全相同的乘積項(xiàng)如 ）則這些生成）則這些生成項(xiàng)叫項(xiàng)叫有用生成項(xiàng)有用生成項(xiàng)，反之為，反之為無(wú)用生成項(xiàng)無(wú)用生成項(xiàng)。 進(jìn)行尾部因子變換，盡可能減少尾部因子種類。進(jìn)行尾部因子變換，盡可能減少尾部因子種類。 兩次求反，得到與非與非表達(dá)式。兩次求反，得到與非與非表達(dá)式。 畫(huà)出邏輯電路圖畫(huà)出邏輯電路圖例dacbaca bc dd acdbabcaabc cacd 對(duì)于有兩個(gè)或兩個(gè)以上的尾部因子，且沒(méi)有生成項(xiàng)或有對(duì)于有兩個(gè)或兩個(gè)以上的尾部因子，且沒(méi)有生成

19、項(xiàng)或有生成項(xiàng)但無(wú)生成項(xiàng)但無(wú)有用生成項(xiàng)有用生成項(xiàng)時(shí)，采用：時(shí)，采用： 并項(xiàng)法并項(xiàng)法或代替因子法或代替因子法 減少減少尾部因子。尾部因子。ABABAABBABBCACABA*三、只有原變量輸入，用或非門(mén)實(shí)現(xiàn)三、只有原變量輸入，用或非門(mén)實(shí)現(xiàn)三、只有原變量沒(méi)有反變量輸入，用或非門(mén)實(shí)現(xiàn)三、只有原變量沒(méi)有反變量輸入，用或非門(mén)實(shí)現(xiàn)設(shè)計(jì)步驟：設(shè)計(jì)步驟：求原函數(shù)的對(duì)偶函數(shù)求原函數(shù)的對(duì)偶函數(shù)F F* 采用與非器件的設(shè)計(jì)方法，求出采用與非器件的設(shè)計(jì)方法，求出F*的與非與非的與非與非表達(dá)式表達(dá)式再求再求 F*的對(duì)偶式得的對(duì)偶式得F的或非或非表達(dá)式的或非或非表達(dá)式*利用相關(guān)函數(shù)之間的關(guān)系 利用原函數(shù)利用原函數(shù)F F求求

20、F F的反函數(shù)。的反函數(shù)。 F F的反函數(shù)由的反函數(shù)由2 2n n個(gè)最小項(xiàng)中，除去個(gè)最小項(xiàng)中，除去F F中已包含的最小項(xiàng)中已包含的最小項(xiàng)以外的全部最小項(xiàng)組成。以外的全部最小項(xiàng)組成。利用利用F F的反函數(shù)求對(duì)偶函數(shù)的反函數(shù)求對(duì)偶函數(shù)F F* * 。 若若F F的反函數(shù)中最小項(xiàng)號(hào)碼為的反函數(shù)中最小項(xiàng)號(hào)碼為i i，則，則 F F* * 中最小項(xiàng)號(hào)碼中最小項(xiàng)號(hào)碼為（為（2 2n n1 1）i i。（個(gè)數(shù)相同）。（個(gè)數(shù)相同）利用偶函數(shù)利用偶函數(shù)F F* * 求求F F，F(xiàn)= (FF= (F* *) )* *原函數(shù)原函數(shù)、反函數(shù)反函數(shù)、對(duì)偶函數(shù)對(duì)偶函數(shù)的最小項(xiàng)之間的關(guān)系的最小項(xiàng)之間的關(guān)系例例：在只有原變量

21、沒(méi)有反變量輸入條件下：在只有原變量沒(méi)有反變量輸入條件下,用或非門(mén)實(shí)現(xiàn)下用或非門(mén)實(shí)現(xiàn)下列函數(shù)：列函數(shù)：( , , , )(0,4,11,12,13,15)F a b c dm( , , , )(1,2,3,5,6,7,8,9,10,14)F a b c dm解：解： 求原函數(shù)的對(duì)偶函數(shù)求原函數(shù)的對(duì)偶函數(shù)F* 采用與非器件的設(shè)計(jì)方法，求出采用與非器件的設(shè)計(jì)方法，求出F*的與非與非表達(dá)式的與非與非表達(dá)式*( , , , )(14,13,12,10,9,8,7,6,5,1)Fa b c dm再求再求 F*的對(duì)偶式得的對(duì)偶式得F的或非或非表達(dá)式的或非或非表達(dá)式*四、多輸出組合邏輯電路的設(shè)計(jì)四、多輸出組合

22、邏輯電路的設(shè)計(jì)1、什么是多輸出函數(shù)的組合邏輯電路、什么是多輸出函數(shù)的組合邏輯電路? 它是一種它是一種同一組輸入變量同一組輸入變量下具有多個(gè)輸出的邏輯電路，下具有多個(gè)輸出的邏輯電路，其框圖見(jiàn)圖所示。其框圖見(jiàn)圖所示。 A1 A2 An F1 F2 Fm組組 合合 邏邏 輯輯 電電 路路2、多輸出函數(shù)組合邏輯電路的特殊點(diǎn)、多輸出函數(shù)組合邏輯電路的特殊點(diǎn)? 多輸出函數(shù)電路是一整體，從多輸出函數(shù)電路是一整體，從“局部局部”觀點(diǎn)看，每個(gè)單獨(dú)觀點(diǎn)看，每個(gè)單獨(dú)輸出電路最簡(jiǎn)，從輸出電路最簡(jiǎn)，從“整體整體”看未必最簡(jiǎn)。因此從全局出發(fā)，應(yīng)看未必最簡(jiǎn)。因此從全局出發(fā)，應(yīng)確定各輸出函數(shù)的公共項(xiàng)，以使整個(gè)邏輯電路最簡(jiǎn)。確

23、定各輸出函數(shù)的公共項(xiàng)，以使整個(gè)邏輯電路最簡(jiǎn)。例例 用與非門(mén)實(shí)現(xiàn)下列多輸出函數(shù)：用與非門(mén)實(shí)現(xiàn)下列多輸出函數(shù)： F1(A,B,C) =m(1，3，4，5，7) F2 (A,B,C) =m(3，4，7)任務(wù)：確定各單獨(dú)輸出函數(shù)的公共項(xiàng)任務(wù)：確定各單獨(dú)輸出函數(shù)的公共項(xiàng) F1 (A,B,C) =m( (1，3，4，5，7) )ABC00 01 11 10011 1 1 11BACF1CBABCF2F2 (A,B,C) =m( (3，4，7) )ABC00 01 11 1001 1 11CBBCAABCF1F2BACF1CBABCF2BAC CBABCF1 (A,B,C) =m( (1，3，4，5，7)

24、)ABC00 01 11 10011 1 1 11F2 (A,B,C) =m( (3，4，7) )ABC00 01 11 1001 1 11CBBCAABCF1F2BACF1CBABCF2BACCBABCCBACF1CBABCF2CBACCBABCCBCABCF1F2設(shè)計(jì)說(shuō)明1 1、無(wú)反變量輸入問(wèn)題，可通過(guò)加非門(mén)解決。與非門(mén)可作非、無(wú)反變量輸入問(wèn)題，可通過(guò)加非門(mén)解決。與非門(mén)可作非門(mén)用。門(mén)用。 A 1 Y & A Y & 2 2、電路圖中相交的地方用、電路圖中相交的地方用“黑點(diǎn)黑點(diǎn)”標(biāo)注，沒(méi)有標(biāo)注表示不相交標(biāo)注，沒(méi)有標(biāo)注表示不相交3 3、最簡(jiǎn)電路不一定是最佳電路最簡(jiǎn)電路不一定是最

25、佳電路3點(diǎn)說(shuō)明：點(diǎn)說(shuō)明：4.3 常用組合模塊的功能及應(yīng)用常用組合模塊的功能及應(yīng)用4.1 組合邏輯電路的分析組合邏輯電路的分析4.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)4.3 常用組合模塊的功能及應(yīng)用常用組合模塊的功能及應(yīng)用4. 4 組合電路中的競(jìng)爭(zhēng)冒險(xiǎn)組合電路中的競(jìng)爭(zhēng)冒險(xiǎn)常用組合模塊的功能及應(yīng)用 常用組合邏輯功能器件包括全加器、編碼器、譯碼常用組合邏輯功能器件包括全加器、編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器、奇偶檢驗(yàn)器、數(shù)據(jù)選擇器、數(shù)值比較器、奇偶檢驗(yàn)/產(chǎn)生器等。產(chǎn)生器等。 對(duì)于這些邏輯器件除了掌握其基本功能外，還必對(duì)于這些邏輯器件除了掌握其基本功能外，還必須了解其須了解其使能端使能端、擴(kuò)

26、展端擴(kuò)展端，掌握這些器件的應(yīng)用。，掌握這些器件的應(yīng)用。全加器的功能及應(yīng)用 兩個(gè)二進(jìn)制數(shù)之間的算術(shù)運(yùn)算無(wú)論是加、減、兩個(gè)二進(jìn)制數(shù)之間的算術(shù)運(yùn)算無(wú)論是加、減、乘、除，目前在計(jì)算機(jī)中都是化成若干步加法運(yùn)乘、除，目前在計(jì)算機(jī)中都是化成若干步加法運(yùn)算進(jìn)行的。因此，算進(jìn)行的。因此，全加器全加器和和半加器半加器是構(gòu)成算術(shù)運(yùn)是構(gòu)成算術(shù)運(yùn)算器的基本單元。算器的基本單元。1 1、半加器、半加器 能對(duì)兩個(gè)能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加，而求得位二進(jìn)制數(shù)進(jìn)行相加，而求得和和及及進(jìn)位進(jìn)位的邏的邏輯電路稱為半加器。輯電路稱為半加器。 半半加加器器真真值值表表 Ai Bi Si Ci 0 0 0 1 1 0 1 1 0 0

27、1 0 1 0 0 1 iiiiiiiiiiBACBABABAS =1 & Ai Bi Si Ci Ai Bi Si Ci CO 半半加加器器符符號(hào)號(hào) 半半加加器器電電路路圖圖 加數(shù)加數(shù)本位本位的和的和向高向高位的位的進(jìn)位進(jìn)位2、全加器 能對(duì)兩個(gè)能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來(lái)的進(jìn)位，即相當(dāng)位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來(lái)的進(jìn)位，即相當(dāng)于于3個(gè)個(gè)1位二進(jìn)制數(shù)相加，求得位二進(jìn)制數(shù)相加，求得和和及及進(jìn)位進(jìn)位的邏輯電路稱為的邏輯電路稱為全加器全加器。 Ai Bi Ci-1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0

28、 1 0 1 0 0 1 1 0 0 1 0 1 1 1 Ai、Bi：加數(shù)，：加數(shù)，Ci-1：低位來(lái)的進(jìn)位，低位來(lái)的進(jìn)位，Si：本位的和，：本位的和， Ci：向高位的進(jìn)位。：向高位的進(jìn)位。全加器的輸出函數(shù) AiBi Si-1 00 01 11 10 0 0 1 0 1 1 1 0 1 0 Si的卡諾圖 7421mmmmSi11111111111)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAS Ai Bi Ci-1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1

29、 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 全加器的輸出函數(shù) AiBiCi-1000111100001010111 Ci的卡諾圖35( , , )iiiC A B CmmABiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBAC1111)()( Ai Bi Ci-1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 全加器的邏輯圖和邏輯符號(hào)全加器的邏輯圖和邏輯符號(hào)iiiiiiBACBAC1)(=1&

30、;AiBiCi-1SiCi (a) 邏輯圖 (c) 國(guó)標(biāo)符號(hào)AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符號(hào)CI CO&FA=11iiiiCBAS3 3、串行進(jìn)位加法器、串行進(jìn)位加法器實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器加法器。：把：把n位全加器串聯(lián)起來(lái)，低位全加器的進(jìn)位輸出連接位全加器串聯(lián)起來(lái)，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。到相鄰的高位全加器的進(jìn)位輸入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：進(jìn)位信號(hào)是由低位向高位：進(jìn)位

31、信號(hào)是由低位向高位逐級(jí)傳遞逐級(jí)傳遞的，的，速度不高速度不高。4 4、并行進(jìn)位加法器（超前進(jìn)位加法器）、并行進(jìn)位加法器（超前進(jìn)位加法器） 各位進(jìn)位各位進(jìn)位信號(hào)信號(hào)Y2、Y3、Y4、CO4的產(chǎn)的產(chǎn)生，均只需要生，均只需要經(jīng)歷一級(jí)與非經(jīng)歷一級(jí)與非門(mén)和一級(jí)與或門(mén)和一級(jí)與或非門(mén)的延遲時(shí)非門(mén)的延遲時(shí)間，比逐位進(jìn)間，比逐位進(jìn)位的全加器大位的全加器大大縮短了時(shí)間。大縮短了時(shí)間。超前進(jìn)位的產(chǎn)生超前進(jìn)位的產(chǎn)生FFFF1111111122212211112222211113332222111133333222211114443333222211ABCICOABAB CIABCO =ABABAB CICOABABAB

32、AB CIABABABABAB CICOABABABABABAB CIABABABABABAB1144444333322221111AB CICOABABABABABABABAB CI4 4位超前進(jìn)位全加器位超前進(jìn)位全加器4 4位超前進(jìn)位全加器集成電路有：位超前進(jìn)位全加器集成電路有：CT54 283/CY74 283CT54 283/CY74 283、CT54S283/CY74S283CT54S283/CY74S283、CT54LS283/CY74LS283CT54LS283/CY74LS283、CC4008CC4008等。等。4 4位位全加器邏輯符號(hào)全加器邏輯符號(hào)5 5、采用全加器實(shí)現(xiàn)組合邏

33、輯函數(shù)、采用全加器實(shí)現(xiàn)組合邏輯函數(shù)例例4-10 設(shè)計(jì)將設(shè)計(jì)將8421 BCD碼轉(zhuǎn)換為余碼轉(zhuǎn)換為余3BCD碼的碼的碼制轉(zhuǎn)換電路。碼制轉(zhuǎn)換電路。（P154）8421BCD碼碼+0011=余余3BCD碼碼例例 用全加器實(shí)現(xiàn)兩個(gè)用全加器實(shí)現(xiàn)兩個(gè)1位位8421BCD碼十進(jìn)制加法運(yùn)算碼十進(jìn)制加法運(yùn)算 解：解：十進(jìn)制數(shù)的加法和十進(jìn)制數(shù)的加法和8421BCD8421BCD碼的碼的4 4位二進(jìn)制加法差異位二進(jìn)制加法差異3+5=80 0 1 10 1 0 11 0 0 06+7=138+9=170 1 1 00 1 1 11 1 0 11 0 0 01 0 0 11 0 0 0 11 1 0 10 1 1 01

34、0 0 1 11 0 0 0 1 0 1 1 01 0 1 1 1加加6修正修正:第一部分和第三部分均由第一部分和第三部分均由4 4位全加器實(shí)現(xiàn)。第二部分判別信位全加器實(shí)現(xiàn)。第二部分判別信號(hào)的產(chǎn)生，應(yīng)在號(hào)的產(chǎn)生，應(yīng)在4 4位位8421BCD8421BCD相加有進(jìn)位信號(hào)相加有進(jìn)位信號(hào)COCO產(chǎn)生時(shí)，或產(chǎn)生時(shí)，或者和數(shù)在者和數(shù)在10101515的情況下產(chǎn)生修正控制信號(hào)的情況下產(chǎn)生修正控制信號(hào)F F，所以，所以F F應(yīng)為應(yīng)為012301230123012301230123FFFFFFFFFFFFFFFFFFFFFFFFCOF1323FFFFCO電路由三個(gè)部分組成：電路由三個(gè)部分組成：第一部分進(jìn)行加數(shù)

35、和被加數(shù)第一部分進(jìn)行加數(shù)和被加數(shù)相加相加；第二部分判別是否加以修正，即產(chǎn)生第二部分判別是否加以修正，即產(chǎn)生修正控制信號(hào)修正控制信號(hào)；第三部分完成第三部分完成加加6 6修正修正。1323FFFFCO用與非用與非門(mén)實(shí)現(xiàn)門(mén)實(shí)現(xiàn)F函數(shù)函數(shù)用全加器實(shí)現(xiàn)兩個(gè)用全加器實(shí)現(xiàn)兩個(gè)1位位8421BCD碼十進(jìn)制加法運(yùn)算碼十進(jìn)制加法運(yùn)算1XmX1YnY編碼器的功能及應(yīng)用編碼編碼：在選定的一系列二進(jìn)制數(shù)碼中，賦予每個(gè)二進(jìn)制數(shù)碼以某一固在選定的一系列二進(jìn)制數(shù)碼中，賦予每個(gè)二進(jìn)制數(shù)碼以某一固 定含義定含義 。字符編碼字符編碼：在電子設(shè)備中將字符變換成二進(jìn)制數(shù)碼在電子設(shè)備中將字符變換成二進(jìn)制數(shù)碼二二-十進(jìn)制編碼十進(jìn)制編碼：用

36、二進(jìn)制數(shù)碼表示十進(jìn)制數(shù)用二進(jìn)制數(shù)碼表示十進(jìn)制數(shù)編碼器編碼器：實(shí)現(xiàn)編碼功能的電路實(shí)現(xiàn)編碼功能的電路當(dāng)當(dāng)mn時(shí)，編碼器，當(dāng)時(shí)，編碼器，當(dāng)mB, AB, FABF ABF A=B0 00 11 01 1001001001001 假設(shè)與比較結(jié)果相符的輸出為假設(shè)與比較結(jié)果相符的輸出為1，不符的為，不符的為0，則可列出其真值表如下表所示。則可列出其真值表如下表所示。 4位數(shù)值比較器位數(shù)值比較器邏輯結(jié)構(gòu)邏輯結(jié)構(gòu) 數(shù)據(jù)輸入數(shù)據(jù)輸入A A3 3-A-A0 0，B B3 3 -B -B0 0：用做比較的數(shù)據(jù)用做比較的數(shù)據(jù)(4(4位位) ) 級(jí)聯(lián)輸入級(jí)聯(lián)輸入 ABABAB：擴(kuò)展連接時(shí)使用。擴(kuò)展連接時(shí)使用。( (實(shí)現(xiàn)

37、實(shí)現(xiàn)4 4位以上數(shù)碼比較時(shí)，輸入位以上數(shù)碼比較時(shí)，輸入低位芯片的比較結(jié)果低位芯片的比較結(jié)果) )比較結(jié)果輸出比較結(jié)果輸出 F FABABAB：三個(gè)輸出中只有一個(gè)：三個(gè)輸出中只有一個(gè)高電平，它代表兩個(gè)數(shù)據(jù)高電平，它代表兩個(gè)數(shù)據(jù)的比較結(jié)果。的比較結(jié)果。 邏輯符號(hào)邏輯符號(hào)邏輯邏輯符號(hào)符號(hào)比較器的功能表邏輯功能表邏輯功能表提示：在進(jìn)行四位數(shù)比較時(shí)提示：在進(jìn)行四位數(shù)比較時(shí)( (1片片74LS85工作時(shí)工作時(shí)) )，必須將級(jí)聯(lián)輸入，必須將級(jí)聯(lián)輸入AB接地，接地， A=B接高電平接高電平。 比較器的功能擴(kuò)展擴(kuò)展 a、 串聯(lián)方式擴(kuò)展串聯(lián)方式擴(kuò)展 例如，將兩片四位比較器擴(kuò)展為八位比較器?？梢詫善酒?lián)連接，

38、例如，將兩片四位比較器擴(kuò)展為八位比較器?？梢詫善酒?lián)連接，即將低位芯片的輸出端即將低位芯片的輸出端FAB, FAB, A n）實(shí)現(xiàn)組合邏輯函數(shù)實(shí)現(xiàn)組合邏輯函數(shù)1 1、用具有、用具有n個(gè)地址輸入端的數(shù)據(jù)選擇器實(shí)現(xiàn)個(gè)地址輸入端的數(shù)據(jù)選擇器實(shí)現(xiàn)m變量邏變量邏輯函數(shù)輯函數(shù)（mn）對(duì)于對(duì)于n個(gè)地址輸入的個(gè)地址輸入的MUX，其表達(dá)式為，其表達(dá)式為 120niiimDY70126012501240123012201210120012DAAADAAADAAADAAADAAADAAADAAADAAAY對(duì)于對(duì)于8選選1的數(shù)據(jù)選擇器，其表達(dá)式為的數(shù)據(jù)選擇器，其表達(dá)式為 采用采用8選選1的數(shù)據(jù)選擇器，可的數(shù)據(jù)選

39、擇器，可以實(shí)現(xiàn)任意以實(shí)現(xiàn)任意3輸入變量的組輸入變量的組合邏輯函數(shù)。合邏輯函數(shù)。(m=n=3)實(shí)現(xiàn)組合邏輯函數(shù)實(shí)現(xiàn)組合邏輯函數(shù) 任何一個(gè)具有任何一個(gè)具有m個(gè)輸入變量的邏輯函數(shù)都可以用個(gè)輸入變量的邏輯函數(shù)都可以用最小項(xiàng)之和來(lái)表示：最小項(xiàng)之和來(lái)表示： 120miimF m為函數(shù)的輸入變量數(shù)，為函數(shù)的輸入變量數(shù)，n為選用的為選用的MUX的地址輸入端的地址輸入端數(shù)。數(shù)。 當(dāng)當(dāng)m =n時(shí)，只要將函數(shù)的輸入變量時(shí)，只要將函數(shù)的輸入變量A、B、C、依次依次接到接到MUX的地址輸入端，根據(jù)函數(shù)的地址輸入端，根據(jù)函數(shù)F所需要的最小項(xiàng)，確定所需要的最小項(xiàng)，確定MUX中中Di的值的值(0或或1)即可；即可；當(dāng)當(dāng)mn時(shí)

40、，將時(shí)，將MUX的高位地址輸入端接地，其余同上。的高位地址輸入端接地，其余同上。 例例例例 試用試用8選選1MUX實(shí)現(xiàn)邏輯函數(shù)：實(shí)現(xiàn)邏輯函數(shù)： CBABAF 解：首先求出解：首先求出F的最小項(xiàng)表達(dá)式。的最小項(xiàng)表達(dá)式。)7 , 5 , 4 , 3 , 2 , 1 (),(mCBAF0ABC00011110011011111將將F填入卡諾圖，填入卡諾圖，將將F的卡諾圖與的卡諾圖與8選選1的數(shù)據(jù)選擇器的卡諾圖（右圖）進(jìn)行比較的數(shù)據(jù)選擇器的卡諾圖（右圖）進(jìn)行比較例例令令A(yù)2=A，A1=B，A0=C，令令D1=D2=D3=D4=D5=D7=1，D0=D6=0。用用8選選1MUX實(shí)現(xiàn)函數(shù)實(shí)現(xiàn)函數(shù)F的邏輯圖

41、如圖所示。的邏輯圖如圖所示。 需要需要注意注意的是，因?yàn)楹瘮?shù)的是，因?yàn)楹瘮?shù)F中各最小項(xiàng)的標(biāo)號(hào)是按中各最小項(xiàng)的標(biāo)號(hào)是按A、B、C的權(quán)為的權(quán)為4、2、1寫(xiě)出的，因此寫(xiě)出的，因此A、B、C必須依次加到必須依次加到A2、A1、 A0端。端。 8選1MUXYA0A2D1D0D3D2D5D4D7D6A1FABC1練習(xí)練習(xí)練習(xí)練習(xí)： 試用試用8選選1MUX實(shí)現(xiàn)邏輯函數(shù)：實(shí)現(xiàn)邏輯函數(shù)： FABAB即即D0=D6=D3=D4=D5=D7=0，D1=D2=1實(shí)現(xiàn)組合邏輯函數(shù)實(shí)現(xiàn)組合邏輯函數(shù)2 2、用具有、用具有n n個(gè)地址輸入端的數(shù)據(jù)選擇器實(shí)現(xiàn)個(gè)地址輸入端的數(shù)據(jù)選擇器實(shí)現(xiàn)m m變量的組變量的組合邏輯函數(shù)（合邏輯函

42、數(shù)（m nm n）1）擴(kuò)展法）擴(kuò)展法2）降維圖法）降維圖法擴(kuò)展法擴(kuò)展法實(shí)現(xiàn)組合邏輯函數(shù)實(shí)現(xiàn)組合邏輯函數(shù)擴(kuò)展法擴(kuò)展法: 合理利用使能端擴(kuò)展功能的方法，將合理利用使能端擴(kuò)展功能的方法，將2n選選1的數(shù)據(jù)選擇器擴(kuò)展為的數(shù)據(jù)選擇器擴(kuò)展為2m選選1的數(shù)據(jù)選的數(shù)據(jù)選擇器。再擇器。再實(shí)現(xiàn)邏輯函數(shù)。實(shí)現(xiàn)邏輯函數(shù)。例例例例 試用試用8選選1MUX實(shí)現(xiàn)邏輯函數(shù)：實(shí)現(xiàn)邏輯函數(shù)： ( ,)(0,3,6,7,10,11,13,14)F A B C Dm解解(A=0時(shí)選通低位片時(shí)選通低位片1， A=1時(shí)選通高位片時(shí)選通高位片2) 上式中，第一項(xiàng)在上式中，第一項(xiàng)在A=0時(shí)成立，即片時(shí)成立，即片1工作，括號(hào)內(nèi)為關(guān)于工作，括號(hào)

43、內(nèi)為關(guān)于B、C、D的的4個(gè)最小項(xiàng)個(gè)最小項(xiàng)m0,m3,m6,m7；第二項(xiàng)在第二項(xiàng)在A=1時(shí)成立，即片時(shí)成立，即片2工工作，括號(hào)內(nèi)為關(guān)于作，括號(hào)內(nèi)為關(guān)于B、C、D的的4個(gè)最小項(xiàng)個(gè)最小項(xiàng)m2,m3,m5,m6。8選選1數(shù)據(jù)選擇器有數(shù)據(jù)選擇器有3個(gè)地址端，個(gè)地址端，8個(gè)數(shù)據(jù)輸入端，而個(gè)數(shù)據(jù)輸入端，而4變量變量函數(shù)一共有函數(shù)一共有16個(gè)最小項(xiàng)，所以采用個(gè)最小項(xiàng)，所以采用8選選1數(shù)據(jù)選擇器擴(kuò)展成數(shù)據(jù)選擇器擴(kuò)展成16選選1數(shù)據(jù)選擇器。數(shù)據(jù)選擇器。 例例70iiiYD m可知片可知片1的的 D0=D3 =D6 =D7=1, D1=D2 =D4 =D5=0片片2的的 D2=D3 =D5 =D6=1, D0=D1

44、 =D4 =D7=0將上式兩括號(hào)中的內(nèi)容與片將上式兩括號(hào)中的內(nèi)容與片1、2的邏輯函數(shù)關(guān)系式相比：的邏輯函數(shù)關(guān)系式相比：降維圖法降維圖法實(shí)現(xiàn)組合邏輯函數(shù)實(shí)現(xiàn)組合邏輯函數(shù)降維圖法降維圖法 在一個(gè)函數(shù)的卡諾圖中，函數(shù)的所有變量均為卡諾圖的在一個(gè)函數(shù)的卡諾圖中，函數(shù)的所有變量均為卡諾圖的變量，圖中每一個(gè)最小項(xiàng)小方格，都填變量，圖中每一個(gè)最小項(xiàng)小方格，都填1或或0或任意項(xiàng)或任意項(xiàng)。 一般將卡諾圖的一般將卡諾圖的變量數(shù)變量數(shù)稱為該圖的稱為該圖的維數(shù)。維數(shù)。 如果把某些變量也作為卡諾圖小方格內(nèi)的值，則會(huì)減如果把某些變量也作為卡諾圖小方格內(nèi)的值，則會(huì)減少卡諾圖的維數(shù)，這種卡諾圖稱為降維卡諾圖，簡(jiǎn)稱少卡諾圖的維

45、數(shù)，這種卡諾圖稱為降維卡諾圖，簡(jiǎn)稱降維降維圖。圖。 作為降維圖小方格中值的那些變量稱為作為降維圖小方格中值的那些變量稱為記圖變量記圖變量。降維圖法舉例降維圖法舉例例：降維降維（P150）降維方法降維方法降維方法降維方法總結(jié)總結(jié)：如果記圖變量為如果記圖變量為X，對(duì)于原卡諾圖（或降維圖）中，對(duì)于原卡諾圖（或降維圖）中，當(dāng)當(dāng)X0時(shí)，原圖單元值為時(shí)，原圖單元值為F，X1時(shí)，原圖單元值為時(shí)，原圖單元值為G， 則在新的降維圖中對(duì)應(yīng)的降維圖單元中填入子函數(shù)則在新的降維圖中對(duì)應(yīng)的降維圖單元中填入子函數(shù)XFXG。說(shuō)明說(shuō)明：F和和G可以為可以為0，可以為，可以為1，可以為某另一變量，也可以，可以為某另一變量，也可

46、以為某一函數(shù)。為某一函數(shù)。例例4-7（P151）例例 用用8選選1數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)(注意修正例題中錯(cuò)誤)14,13,12,11, 9, 7, 6, 5, 1 (),(mDCBAF解解第一步第一步 作出作出F的卡諾圖，并降維的卡諾圖，并降維例例4-7在在F的卡諾圖中，以的卡諾圖中，以D為記圖變量，得到為記圖變量，得到3維的降維圖維的降維圖第二步第二步 將函數(shù)降維圖與將函數(shù)降維圖與8選選1數(shù)據(jù)選擇器卡諾圖比較，得到數(shù)據(jù)選擇器卡諾圖比較，得到8選選1數(shù)據(jù)選擇數(shù)據(jù)輸入端數(shù)據(jù)選擇數(shù)據(jù)輸入端DDDDDDDDDDDDD76543210,1,1,0,例例4-7第三步第三步 畫(huà)出邏輯電路圖，

47、畫(huà)出邏輯電路圖，例例4-8（P151）例例 用用8選選1數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù))31,26,23,22,21,20,14,13,12,11, 9, 3, 1, 0(),(mEDCBAF解解第一步，作出第一步，作出F的卡諾圖及其降維圖的卡諾圖及其降維圖例例4-8例例4-8第二步，將第二步，將3變量降維圖與變量降維圖與8選選1數(shù)據(jù)選擇器卡諾圖相比較，得數(shù)據(jù)選擇器卡諾圖相比較，得DEDDEDEDDDDDEEDDEDDDEDEDEDD76543210, 1,0,0,例例4-8第三步第三步 采用采用8選選1數(shù)據(jù)選擇器，構(gòu)成的邏輯電路圖如下圖所示數(shù)據(jù)選擇器，構(gòu)成的邏輯電路圖如下圖所示例例4-

48、8 對(duì)于此例，也可以采用同一規(guī)格的對(duì)于此例，也可以采用同一規(guī)格的4選選1數(shù)據(jù)選擇器來(lái)實(shí)現(xiàn)，數(shù)據(jù)選擇器來(lái)實(shí)現(xiàn)，變換成變換成2變量降維圖，如下圖所示。變量降維圖，如下圖所示。例例4-8以以A，B輸入變量作為輸入變量作為4選選1數(shù)據(jù)選擇器的地址，以數(shù)據(jù)選擇器的地址，以C、D、E作作為記圖變量。則子函數(shù)分別為：為記圖變量。則子函數(shù)分別為：必須選用必須選用3片片4選選1數(shù)據(jù)選擇器分別實(shí)現(xiàn)數(shù)據(jù)選擇器分別實(shí)現(xiàn)f0、f1、f3CDEEDCfCfECDCECEDCECfECDCEDCf3210例例4-84選選1數(shù)據(jù)選擇器實(shí)現(xiàn)的邏輯電路圖數(shù)據(jù)選擇器實(shí)現(xiàn)的邏輯電路圖*練習(xí)練習(xí)練習(xí)練習(xí) 試用試用4選選1MUX實(shí)現(xiàn)三變

49、量函數(shù)：實(shí)現(xiàn)三變量函數(shù)： 解：解： 首先選擇地址輸入，令首先選擇地址輸入，令A(yù)1A0=AB，則多余輸入變量，則多余輸入變量為為C，子函數(shù)，子函數(shù)Di=f(c)。 確定子函數(shù)確定子函數(shù)Di。 用代數(shù)法將用代數(shù)法將F的表達(dá)式變換為與的表達(dá)式變換為與Y相應(yīng)的形式：相應(yīng)的形式： *練習(xí)練習(xí)將將F與與Y對(duì)照可得對(duì)照可得 0, 13210DCDCDD4選1MUXYA0A1D1D0D3D2EFABC11兩點(diǎn)說(shuō)明兩點(diǎn)說(shuō)明用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)的兩點(diǎn)說(shuō)明：用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)的兩點(diǎn)說(shuō)明：1、數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)十分方便，但它僅對(duì)實(shí)、數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)十分方便，但它僅對(duì)實(shí)現(xiàn)單輸出的邏輯

50、函數(shù)方便，而對(duì)于多輸出函數(shù)，每個(gè)輸出現(xiàn)單輸出的邏輯函數(shù)方便，而對(duì)于多輸出函數(shù)，每個(gè)輸出函數(shù)就需至少一塊數(shù)據(jù)選擇器組件。函數(shù)就需至少一塊數(shù)據(jù)選擇器組件。2、在、在mn的情況下，選擇哪些變量作為地址，哪些變量的情況下，選擇哪些變量作為地址，哪些變量作為記圖變量，可以是任意的，但不同的選擇方案會(huì)有不作為記圖變量，可以是任意的，但不同的選擇方案會(huì)有不同的結(jié)果，要得到最佳方案，必須對(duì)原始卡諾圖進(jìn)行仔細(xì)同的結(jié)果，要得到最佳方案，必須對(duì)原始卡諾圖進(jìn)行仔細(xì)分析，以選擇子函數(shù)最少或最簡(jiǎn)單的方案。分析，以選擇子函數(shù)最少或最簡(jiǎn)單的方案。采用中規(guī)模器件設(shè)計(jì)組合電路總結(jié)采用中規(guī)模器件設(shè)計(jì)組合電路總結(jié) 因?yàn)槊恳环N組合電路

51、的中規(guī)模器件都具有某因?yàn)槊恳环N組合電路的中規(guī)模器件都具有某種確定的邏輯功能，都可以寫(xiě)出其輸出和輸入關(guān)種確定的邏輯功能，都可以寫(xiě)出其輸出和輸入關(guān)系的邏輯函數(shù)表達(dá)式。因此可以將要實(shí)現(xiàn)的邏輯系的邏輯函數(shù)表達(dá)式。因此可以將要實(shí)現(xiàn)的邏輯函數(shù)表達(dá)式進(jìn)行變換，盡可能變換成與某些中規(guī)函數(shù)表達(dá)式進(jìn)行變換，盡可能變換成與某些中規(guī)模器件的邏輯函數(shù)表達(dá)式模器件的邏輯函數(shù)表達(dá)式類似類似的形式。的形式。 在采用中規(guī)模器件設(shè)計(jì)時(shí)，由于大多數(shù)是專在采用中規(guī)模器件設(shè)計(jì)時(shí)，由于大多數(shù)是專用的功能器件，用這些功能器件實(shí)現(xiàn)組合邏輯函用的功能器件，用這些功能器件實(shí)現(xiàn)組合邏輯函數(shù)，基本采用數(shù)，基本采用邏輯函數(shù)對(duì)比邏輯函數(shù)對(duì)比的方法。的方

52、法。采用中規(guī)模器件設(shè)計(jì)組合電路總結(jié)采用中規(guī)模器件設(shè)計(jì)組合電路總結(jié) 如果需要實(shí)現(xiàn)的邏輯函數(shù)表達(dá)式與某些中規(guī)模器如果需要實(shí)現(xiàn)的邏輯函數(shù)表達(dá)式與某些中規(guī)模器件的邏輯函數(shù)表達(dá)式形式上件的邏輯函數(shù)表達(dá)式形式上完全一致完全一致，則使用這種器，則使用這種器件件最方便最方便。 如果需要實(shí)現(xiàn)的邏輯函數(shù)是某種中規(guī)模器件的邏如果需要實(shí)現(xiàn)的邏輯函數(shù)是某種中規(guī)模器件的邏輯函數(shù)表達(dá)式的一部分，例如輯函數(shù)表達(dá)式的一部分，例如變量數(shù)少變量數(shù)少，則只需對(duì)中，則只需對(duì)中規(guī)模器件的規(guī)模器件的多余輸入多余輸入端做適當(dāng)?shù)亩俗鲞m當(dāng)?shù)奶幚硖幚恚ü潭椋ü潭?或固或固定為定為0），也可以很方便地實(shí)現(xiàn)需要的邏輯函數(shù)。），也可以很方便地實(shí)現(xiàn)需

53、要的邏輯函數(shù)。 如果需實(shí)現(xiàn)的邏輯函數(shù)的變量數(shù)比中規(guī)模集成器如果需實(shí)現(xiàn)的邏輯函數(shù)的變量數(shù)比中規(guī)模集成器件的輸入件的輸入變量多變量多，則可以通過(guò)，則可以通過(guò)擴(kuò)展擴(kuò)展和和降維降維的方法來(lái)實(shí)的方法來(lái)實(shí)現(xiàn)?，F(xiàn)。采用中規(guī)模器件設(shè)計(jì)組合電路總結(jié)采用中規(guī)模器件設(shè)計(jì)組合電路總結(jié) 一般來(lái)講，一般來(lái)講， 使用使用數(shù)據(jù)選擇器數(shù)據(jù)選擇器實(shí)現(xiàn)實(shí)現(xiàn)單輸出函數(shù)單輸出函數(shù)方便，方便， 使用使用譯碼器譯碼器和附加邏輯門(mén)實(shí)現(xiàn)和附加邏輯門(mén)實(shí)現(xiàn)多輸出函數(shù)多輸出函數(shù)方便，方便， 對(duì)一些具有某些特點(diǎn)的邏輯函數(shù)，如邏輯函數(shù)為對(duì)一些具有某些特點(diǎn)的邏輯函數(shù)，如邏輯函數(shù)為輸入信號(hào)輸入信號(hào)相加相加，則采用，則采用全加器全加器實(shí)現(xiàn)較為方便。實(shí)現(xiàn)較為方

54、便。利用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)，后面加一些小規(guī)模的門(mén)電路；利用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)，后面加一些小規(guī)模的門(mén)電路；利用選擇器實(shí)現(xiàn)組合邏輯函數(shù)，前面加一些小規(guī)模的門(mén)電路；利用選擇器實(shí)現(xiàn)組合邏輯函數(shù)，前面加一些小規(guī)模的門(mén)電路；利用全加器實(shí)現(xiàn)組合邏輯函數(shù)，中間加一些小規(guī)模的門(mén)電路。利用全加器實(shí)現(xiàn)組合邏輯函數(shù)，中間加一些小規(guī)模的門(mén)電路。4. 4 組合電路中的競(jìng)爭(zhēng)冒險(xiǎn)組合電路中的競(jìng)爭(zhēng)冒險(xiǎn)4.1 組合邏輯電路的分析組合邏輯電路的分析4.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)4.3 常用組合模塊的功能及應(yīng)用常用組合模塊的功能及應(yīng)用4. 4 組合電路中的競(jìng)爭(zhēng)冒險(xiǎn)組合電路中的競(jìng)爭(zhēng)冒險(xiǎn)競(jìng)爭(zhēng)冒險(xiǎn)的概念的概念 信號(hào)經(jīng)

55、不同的路徑到達(dá)同一點(diǎn)的時(shí)間有先有后，這種現(xiàn)象叫“競(jìng)爭(zhēng)現(xiàn)象”。 由于“競(jìng)爭(zhēng)現(xiàn)象”產(chǎn)生錯(cuò)誤的輸出或結(jié)果，這種情況稱“冒險(xiǎn)”或者“競(jìng)爭(zhēng)冒險(xiǎn)”。競(jìng)爭(zhēng)冒險(xiǎn)競(jìng)爭(zhēng)冒險(xiǎn)的定義的定義產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因 理想情況理想情況下，組合邏輯電路的設(shè)計(jì)中，假設(shè)電路的連下，組合邏輯電路的設(shè)計(jì)中，假設(shè)電路的連線和集成門(mén)電路都線和集成門(mén)電路都沒(méi)有延遲沒(méi)有延遲，電路中的多個(gè)輸入信號(hào)發(fā)生，電路中的多個(gè)輸入信號(hào)發(fā)生變化時(shí)，都是變化時(shí)，都是同時(shí)瞬間同時(shí)瞬間完成。完成。 而而實(shí)際實(shí)際上，信號(hào)通過(guò)連線及集成門(mén)都有一定的上，信號(hào)通過(guò)連線及集成門(mén)都有一定的延遲時(shí)延遲時(shí)間間，輸入信號(hào)變化也需要一個(gè)，輸入信號(hào)變化也需要一個(gè)過(guò)渡時(shí)間過(guò)渡時(shí)間，多個(gè)輸入

56、信號(hào)發(fā)，多個(gè)輸入信號(hào)發(fā)生變化時(shí)，也可能有生變化時(shí)，也可能有先后快慢先后快慢的差異。的差異。 因此，在理想情況下設(shè)計(jì)的組合邏輯電路，受到上述因此，在理想情況下設(shè)計(jì)的組合邏輯電路，受到上述因素的影響后，可能在輸入信號(hào)變化的瞬間，在輸出端出因素的影響后，可能在輸入信號(hào)變化的瞬間，在輸出端出現(xiàn)一些不正確的現(xiàn)一些不正確的尖峰尖峰信號(hào)。這些尖峰信號(hào)（信號(hào)。這些尖峰信號(hào)（毛刺毛刺信號(hào)）的信號(hào)）的出現(xiàn)，稱為出現(xiàn)，稱為冒險(xiǎn)現(xiàn)象。冒險(xiǎn)現(xiàn)象。競(jìng)爭(zhēng)冒險(xiǎn)的分類 如果輸入信號(hào)變化前、后如果輸入信號(hào)變化前、后穩(wěn)定輸出相同穩(wěn)定輸出相同，而在轉(zhuǎn)換瞬，而在轉(zhuǎn)換瞬間有冒險(xiǎn)，稱為間有冒險(xiǎn)，稱為靜態(tài)冒險(xiǎn)靜態(tài)冒險(xiǎn)。 如果輸入信號(hào)變化前、

57、后穩(wěn)定輸出為如果輸入信號(hào)變化前、后穩(wěn)定輸出為1，而轉(zhuǎn)換瞬間出現(xiàn)，而轉(zhuǎn)換瞬間出現(xiàn)0的毛刺的毛刺（序列為（序列為101），這種靜態(tài)冒險(xiǎn)稱為），這種靜態(tài)冒險(xiǎn)稱為靜態(tài)靜態(tài)0冒險(xiǎn)；冒險(xiǎn)； 如果輸入信號(hào)變化前、后穩(wěn)定輸出為如果輸入信號(hào)變化前、后穩(wěn)定輸出為0，而轉(zhuǎn)換瞬間出現(xiàn)，而轉(zhuǎn)換瞬間出現(xiàn)1的毛刺的毛刺（序列為（序列為010），這種靜態(tài)冒險(xiǎn)稱為），這種靜態(tài)冒險(xiǎn)稱為靜態(tài)靜態(tài)1冒險(xiǎn)。冒險(xiǎn)。在組合電路中，在組合電路中，競(jìng)爭(zhēng)冒險(xiǎn)的分類 如果輸入信號(hào)變化前、后穩(wěn)定如果輸入信號(hào)變化前、后穩(wěn)定輸出不同輸出不同，則，則不會(huì)出現(xiàn)不會(huì)出現(xiàn)靜態(tài)冒險(xiǎn)。靜態(tài)冒險(xiǎn)。 動(dòng)態(tài)冒險(xiǎn)只有在動(dòng)態(tài)冒險(xiǎn)只有在多級(jí)電路多級(jí)電路中才會(huì)發(fā)生，在中才會(huì)發(fā)生

58、，在兩級(jí)兩級(jí)與或與或（或與）（或與）電路中是不會(huì)發(fā)生電路中是不會(huì)發(fā)生的。的。 但如果在得到最終穩(wěn)定輸出之前，輸出發(fā)生了但如果在得到最終穩(wěn)定輸出之前，輸出發(fā)生了三次變?nèi)巫兓?，即中間經(jīng)歷了瞬態(tài)，即中間經(jīng)歷了瞬態(tài)01或或10（輸出序列為（輸出序列為1010或或0101），這種冒險(xiǎn)稱為），這種冒險(xiǎn)稱為動(dòng)態(tài)冒險(xiǎn)。動(dòng)態(tài)冒險(xiǎn)。在組合邏輯電路中，在組合邏輯電路中，競(jìng)爭(zhēng)冒險(xiǎn)的波形產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因：產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因：主要主要是門(mén)電路的延遲時(shí)間產(chǎn)生的。是門(mén)電路的延遲時(shí)間產(chǎn)生的。AA1&Y1AAY1(a)(b)11Y2AAY2(a)(b)干擾信號(hào)01AAY12AAY0型冒險(xiǎn) 1型冒險(xiǎn)型冒險(xiǎn) 例例4-1

59、2（P156）例例 分析圖所示的組合電路，當(dāng)輸入信號(hào)分析圖所示的組合電路，當(dāng)輸入信號(hào)abc由由000變化到變化到010及及abc由由000變化到變化到110時(shí)的輸出波形。時(shí)的輸出波形。cbbaF解：解：例例4-12當(dāng)輸入信號(hào)當(dāng)輸入信號(hào)abc由由000變化到變化到010時(shí)時(shí)F(0,0,0)=F(0,1,0)=1 考慮考慮到到b和和b變化有一個(gè)變化有一個(gè)過(guò)渡過(guò)渡時(shí)間，時(shí)間，與門(mén)與門(mén)1和與門(mén)和與門(mén)2傳輸也有一定的傳輸也有一定的延遲延遲，假設(shè)假設(shè)tpd2tpd1，則工作波形為：，則工作波形為：（/a=/c=1, Y1=/b, Y2=b ,F= Y1+ Y2 )例例4-12當(dāng)輸入信號(hào)當(dāng)輸入信號(hào)abc由由000變化到變化到110時(shí)時(shí)F(0,0,0)=F(1,1,0)=1 a、b兩輸入信號(hào)的變化不可能會(huì)兩輸入信號(hào)的變化不可能會(huì)同時(shí)發(fā)生，會(huì)出現(xiàn)先后的差異，可能同時(shí)發(fā)生，會(huì)出現(xiàn)先后的差異，可能a的變化先于的變化先于b，也可能，也可能b的變化先于的變化先于a。假設(shè)假設(shè)b的變化滯后于的變化滯后于a信號(hào)信號(hào)td時(shí)間，如時(shí)間，如果忽略門(mén)的延遲，則工作波形為果忽