計(jì)算機(jī)組成原理題庫-第5章題庫

1、第5章題庫1 某機(jī)字長(zhǎng)32位，存儲(chǔ)容量為 1MB，若按字編址，它的尋址范圍是( )。A0(1M-1) B01MB C0(256K-1) D0256KB2 雙端口存儲(chǔ)器所以能高速進(jìn)行讀 / 寫，是因?yàn)椴捎? )。A 高速芯片 B 兩套相互獨(dú)立的讀寫電路 C 流水技術(shù) D 新型器件3 在下列幾種存儲(chǔ)器中，CPU可直接訪問的是（ ）。 A. 主存儲(chǔ)器B. 磁盤C. 磁帶D. 光盤 4 在主存和CPU之間增加cache存儲(chǔ)器的目的是( )。 A. 增加內(nèi)存容量 B. 提高內(nèi)存的可靠性 C. 解決CPU與內(nèi)存之間的速度匹配問題 D.增加內(nèi)存容量，同時(shí)加快存取速度5 SRAM芯片，存儲(chǔ)容量為64K

2、5;16位，該芯片的地址線和數(shù)據(jù)線數(shù)目為( )。A64，16 B16，16 C64，8 D16，64。6 采用虛擬存貯器的主要目的是( )。A 擴(kuò)大主存貯器的存貯空間，并能進(jìn)行自動(dòng)管理和調(diào)度B 提高主存貯器的存取速度 C 提高外存貯器的存取速度 D 擴(kuò)大外存貯器的存貯空間7 雙端口存儲(chǔ)器在( )情況下會(huì)發(fā)生讀/寫沖突。 A. 左端口與右端口的地址碼不同 B. 左、右端口的地址碼相同 C. 左、右端口的數(shù)據(jù)碼相同 D. 左、右端口的數(shù)據(jù)碼不同8 計(jì)算機(jī)系統(tǒng)中的存貯器系統(tǒng)是指( )。A RAM存貯器B ROM存貯器C 主存貯器D 主存貯器和外存貯器9 某計(jì)算機(jī)字長(zhǎng)32位，其存儲(chǔ)容量為4MB，若按半

3、字編址，它的尋址范圍是( )。 A 04MB B 02MB C 0(2M-1) D 0(1M-1)10 某一SRAM芯片，采用地址線與數(shù)據(jù)線分離的方式，其容量為512×8位，除電源和接地端外，該芯片引出線的最小數(shù)目應(yīng)是( )。A 23 B 25 C 50 D 1911 以下四種類型的半導(dǎo)體存儲(chǔ)器中，以傳輸同樣多的字為比較條件，則讀出數(shù)據(jù)傳輸率最 高的是( )。 A DRAM B SRAM C FLASH ROM D EPROM12 計(jì)算機(jī)中的三級(jí)存儲(chǔ)器結(jié)構(gòu)指的是（ ） A 寄存器、Cache和輔存 B 寄存器、主存和輔存 C Cache、主存和輔存 D 寄存器、Cache和輔存13

4、在下列計(jì)算機(jī)的存儲(chǔ)部件中，CPU不能直接訪問的是（ ） A 主存儲(chǔ)器 B 輔助存儲(chǔ)器 C 寄存器 D Cache14 存儲(chǔ)器是計(jì)算機(jī)的記憶設(shè)備，它主要用來（ ） A 存放程序 B 存放數(shù)據(jù) C 存放程序和數(shù)據(jù) D 存放微程序15 計(jì)算機(jī)系統(tǒng)中，廣義的存儲(chǔ)系統(tǒng)包括：寄存器、高速緩存器、主存儲(chǔ)器和外存儲(chǔ)器，其存取速度由高到低是（ ） A 寄存器、Cache、主存儲(chǔ)器、外存儲(chǔ)器 B Cache、寄存器、主存儲(chǔ)器、外存儲(chǔ)器 C 主存儲(chǔ)器、寄存器、Cache、外存儲(chǔ)器 D 外存儲(chǔ)器、主存儲(chǔ)器、Cache、寄存器16 設(shè)有1個(gè)1M×16bit的靜態(tài)RAM芯片，該芯片引腳中地址線和數(shù)據(jù)線的數(shù)目之和

5、為（ ） A 17 B 29 C 36 D 3217 用1K×8位的存儲(chǔ)芯片來組成1M×16位的存儲(chǔ)器，需要進(jìn)行（ ） A 字?jǐn)U展 B 位擴(kuò)展 C 字?jǐn)U展和位擴(kuò)展 D 不需要擴(kuò)展18 U盤是現(xiàn)代計(jì)算機(jī)常用的一種移動(dòng)存儲(chǔ)設(shè)備，按存儲(chǔ)介質(zhì)分類，它屬于（ ） A. 半導(dǎo)體存儲(chǔ)器 B. 磁表面存儲(chǔ)器 C. 磁芯存儲(chǔ)器 D. 光盤存儲(chǔ)器19 存儲(chǔ)速度可由存取時(shí)間和存取周期來表示，兩者的關(guān)系是（ ） A. 存取時(shí)間等于存取周期 B. 存取時(shí)間小于存取周期 C. 存取時(shí)間大于存取周期 D. 無法判定20 動(dòng)態(tài)RAM的刷新是以（ ）為單位進(jìn)行的 A. 存儲(chǔ)單元 B. 行 C. 列 D. 存

6、儲(chǔ)矩陣 21 RAM芯片字?jǐn)U展時(shí)可以（ ） A. 增加存儲(chǔ)器字長(zhǎng) B. 增加存儲(chǔ)單元數(shù)量 C. 提高存儲(chǔ)器的速度 D. 降低存儲(chǔ)器的平均價(jià)格22 某機(jī)器字長(zhǎng)16位，內(nèi)存按字節(jié)編址，地址從A4000H到CBFFFH，共有（ ）個(gè)字節(jié) A. 80K B. 96K C. 160K D.320K23 某機(jī)器字長(zhǎng)16位，內(nèi)存按字編址，地址從A4000H到CBFFFH，共有（ ）個(gè)字節(jié) A. 80K B. 96K C. 160K D.320K24 容量為64塊的Cache采用組相聯(lián)方式映射，每4塊為一組，若主存容量為4096塊，則主存區(qū)號(hào)（用于Cache是否命中的比較的位數(shù)）為（ ）位 A. 6 B. 8

7、 C. 12 D. 以上都不是25 容量為64塊的Cache采用直接映射，若主存容量為4096塊，則主存區(qū)號(hào)（用于Cache是否命中的比較的位數(shù)）為（ ）位 A. 6 B. 8 C. 12 D. 以上都不是26 容量為64塊的Cache采用全相聯(lián)，若主存容量為4096塊，則主存區(qū)號(hào)（用于Cache是否命中的比較的位數(shù)）為（ ）位 A. 6 B. 8 C. 12 D. 以上都不是27 若內(nèi)存按字節(jié)編址，用存儲(chǔ)容量為32K×8比特的存儲(chǔ)器芯片構(gòu)成地址編號(hào)A0000H至DFFFFH的內(nèi)存空間，則至少需要（ ）片內(nèi)存芯片 A. 4 B. 6 C. 8 D. 1028 若內(nèi)存地址區(qū)間為4000

8、H-43FFH，每個(gè)存儲(chǔ)單元可存儲(chǔ)16位二進(jìn)制數(shù)，該內(nèi)存區(qū)域由4片相同容量的存儲(chǔ)器芯片通過字?jǐn)U展構(gòu)成，則該存儲(chǔ)芯片的規(guī)格為（ ） A. 512×16bit B. 256×8bit C. 256×16bit D. 1024×8bit29 若內(nèi)存地址區(qū)間為4000H-43FFH，按字節(jié)編址，該內(nèi)存區(qū)域由4片相同容量的存儲(chǔ)器芯片通過字?jǐn)U展構(gòu)成，則該存儲(chǔ)芯片的規(guī)格為（ ） A. 512×16bit B. 256×8bit C. 256×16bit D. 1024×8bit30 Cache用于存放主存數(shù)據(jù)的部分拷貝，存儲(chǔ)單元

9、地址與Cache單元地址之間的轉(zhuǎn)換方式由（ ）完成 A. 硬件 B. 軟件 C. 用戶 D. 程序員二、 理解計(jì)算題1、提高CPU和內(nèi)存的傳送速度可用哪幾種途經(jīng)？ 2 某機(jī)器中，配有四個(gè)16K×8bit的RAM芯片（編號(hào)1號(hào)到4號(hào)），CPU地址線16根，數(shù)據(jù)線8根，讀寫控制R/W(R/W=1為讀控制，R/W=0為寫控制)。每個(gè)RAM芯片有2個(gè)控制端：當(dāng) /CS有效時(shí)，該片選中；當(dāng) /WE =1時(shí)執(zhí)行讀操作，當(dāng) /WE =0 時(shí)執(zhí)行寫操作。用順序存儲(chǔ)方式畫出此CPU與上述RAM芯片的連接圖，并簡(jiǎn)述順序存儲(chǔ)相比交叉存儲(chǔ)的優(yōu)劣勢(shì)。3 某機(jī)器中，配有四個(gè)16K×8bit的RAM芯片

10、（編號(hào)1號(hào)到4號(hào)），CPU地址線16根，數(shù)據(jù)線8根，讀寫控制R/W(R/W=1為讀控制，R/W=0為寫控制)。每個(gè)RAM芯片有2個(gè)控制端：當(dāng) /CS有效時(shí)，該片選中；當(dāng) /WE =1時(shí)執(zhí)行讀操作，當(dāng) /WE =0 時(shí)執(zhí)行寫操作。用交叉存儲(chǔ)方式畫出此CPU與上述RAM芯片的連接圖，并簡(jiǎn)述交叉存儲(chǔ)相比順序存儲(chǔ)的優(yōu)劣勢(shì)。4、某動(dòng)態(tài)內(nèi)存具有1024個(gè)記憶單元（32×32的存儲(chǔ)矩陣）的存儲(chǔ)芯片進(jìn)行刷新，刷新是按行進(jìn)行的，要求每行在2ms以內(nèi)必須刷新一次，內(nèi)存的存取周期為500ns（0.5ms），畫出三種內(nèi)存刷新方式的示意圖，并比較各自特點(diǎn)。5、某機(jī)器采用模4交叉存儲(chǔ)，今執(zhí)行一小段循環(huán)程序(每條

11、都是訪問內(nèi)存型指令，如MOV 11h,R1等)，此程序放在存儲(chǔ)器的連續(xù)地址單元中,且首地址為0000H。假設(shè)每條指令的執(zhí)行時(shí)間相等（無流水線），均為TE，訪問內(nèi)存的時(shí)間由寫地址時(shí)間和內(nèi)存讀寫時(shí)間組成，寫地址的時(shí)間是TA，內(nèi)存數(shù)據(jù)讀寫到總線上的時(shí)間是TD，譯碼器譯碼時(shí)間忽略，計(jì)算下面兩種情況程序執(zhí)行時(shí)間（用TE、TA、TD表達(dá)）。（1）循環(huán)程序由5條指令組成，重復(fù)執(zhí)行80次。（2）循環(huán)程序由8條指令組成，重復(fù)執(zhí)行50次。（3）若TE=TA=TD=1CPU周期，程序（2）相比程序（1）減少多少CPU周期。6 若FPM(快速頁模式)RAM具有相同的RAS（行地址選擇）和CAS（列地址選擇）時(shí)間，均為

12、2T，內(nèi)存數(shù)據(jù)數(shù)據(jù)傳輸時(shí)間為4T，內(nèi)存規(guī)格為2048×1024×8Bit，若從首地址開始，連續(xù)訪問100KB數(shù)據(jù)，計(jì)算FPM內(nèi)存的完成時(shí)間（只需寫出表達(dá)式，不要求計(jì)算結(jié)果）。7 若CDRAM（帶緩存的RAM）具有相同的RAS（行地址選擇）和CAS（列地址選擇）時(shí)間，均為2T，Cache容量為1024×8Bit，內(nèi)存規(guī)格為2048×1024×8Bit，內(nèi)存數(shù)據(jù)傳輸時(shí)間為4T，Cache數(shù)據(jù)傳輸時(shí)間為1T，Cache數(shù)據(jù)塊傳輸時(shí)間為50T，若從首地址開始，連續(xù)訪問1MB數(shù)據(jù)，計(jì)算CDRAM內(nèi)存的完成時(shí)間（只需寫出表達(dá)式，不要求計(jì)算結(jié)果）。8 假定由

13、若干個(gè)2K×8位的芯片按順序存儲(chǔ)組成8K×16位存儲(chǔ)器，則地址為0A2FH所在芯片的尋址范圍是？9 設(shè)cache有1、2、3、4共4個(gè)塊，a、b、c、d等為主存中的塊,訪問順序依次如下：a、b、c、d、b、b、c、c、d、d、a ,下次若要再訪問e塊。簡(jiǎn)述采用LFU和LRU算法的策略和實(shí)現(xiàn)方法，并給出兩種方法的具體替換過程和替換的結(jié)果。10 CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為1900次，主存完成存取的次數(shù)為100次，已知cache存取周期為50ns，主存存取周期為250ns，求cache/主存系統(tǒng)的命中率、平均訪問時(shí)間和效率。 第5章題庫答案1 C, 一個(gè)字4

14、B，1MB/4B=256K2 B3. A4 C5 B6 A7 B8 D9 C10 D, 512個(gè)地址單元需要9根地址線，8位數(shù)據(jù)需要8根數(shù)據(jù)線，另外再加上芯片片選線和讀寫控制線，共19根。11 B12 C13 B14 C15 A16 C17 C18 A19 B20 B21 B22 C, 按字節(jié)編址，因此一個(gè)地址為1個(gè)字節(jié)，由地址范圍可計(jì)算出共有CBFFFH-A4000H+1=28000H=2*164+8*163=2*216+8*212=(2*26+8*22)*210=160K23 D，因?yàn)榘醋志幹罚粋€(gè)地址為2個(gè)字節(jié)，因此為160K×2=320K24 B， 組相聯(lián)，由于4塊一組，共有

15、64/4=16組，則主存塊數(shù)/16組后的塊數(shù)地址用于比較，有4096/16=212/24=28，故需要8位25 A，直接映射，則主存塊數(shù)/Cache塊數(shù)后的塊地址用于比較，4096/64=26，故6位26 C，全相聯(lián)，則主存塊數(shù)直接比較，4096=212，故12位27 C 有效地址計(jì)算：DFFFF-A0000+1=40000H=4*164=4*216=218=28*210=256K，則需要片數(shù)=256K*8bit(字節(jié)編址)/(32K*8bit)=828 C， 有效地址：43FFH-4000H+1=400H=4*162=4*28=210=1K；則每片的地址為1K/4=256， 由于每個(gè)地址存1

16、6位數(shù)據(jù)，故256*16bit29 B, 按字節(jié)編址30 A二、理解計(jì)算題1、提高CPU和內(nèi)存的傳送速度可用哪幾種途經(jīng)？ 1.提高工藝，提升內(nèi)存顆粒本身的性能，縮短存儲(chǔ)器的讀寫時(shí)間2.加長(zhǎng)存儲(chǔ)器的字長(zhǎng)（位擴(kuò)展）3.采用空間并行技術(shù)，即采用并行操作的雙端口存儲(chǔ)器4.采用時(shí)間并行技術(shù)，即采用多模塊交叉存儲(chǔ)器（流水線技術(shù)）；5.在CPU和內(nèi)存之間，加入高速緩沖存儲(chǔ)器（cache技術(shù)）；6.快速頁模式，加入頁概念，同頁內(nèi)的操作不用更新地址，減少地址傳輸次數(shù)。2 某機(jī)器中，配有四個(gè)16K×8bit的RAM芯片（編號(hào)1號(hào)到4號(hào)），CPU地址線16根，數(shù)據(jù)線8根，讀寫控制R/W(R/W=1為讀控制

17、，R/W=0為寫控制)。每個(gè)RAM芯片有2個(gè)控制端：當(dāng) /CS有效時(shí)，該片選中；當(dāng) /WE =1時(shí)執(zhí)行讀操作，當(dāng) /WE =0 時(shí)執(zhí)行寫操作。用順序存儲(chǔ)方式畫出此CPU與上述RAM芯片的連接圖，并簡(jiǎn)述順序存儲(chǔ)相比交叉存儲(chǔ)的優(yōu)劣勢(shì)。順序存儲(chǔ)劣勢(shì)：根據(jù)程序局部性原理，對(duì)連續(xù)地址的內(nèi)存訪問，順序存儲(chǔ)集中在一片RAM上工作，由于RAM存儲(chǔ)相對(duì)CPU要慢，不利于流水線并行處理，而交叉存儲(chǔ)對(duì)于連續(xù)地址的內(nèi)存訪問，分到不同的RAM塊上，使得各RAM能并行工作，易于流水線操作，從而在整體上提高了內(nèi)存訪問性能。順序存儲(chǔ)優(yōu)勢(shì)：內(nèi)存擴(kuò)展相比交叉存儲(chǔ)要容易；期中一塊內(nèi)存損壞，不影響其它內(nèi)存工作。3、某機(jī)器中，配有四個(gè)

18、16K×8bit的RAM芯片（編號(hào)1號(hào)到4號(hào)），CPU地址線16根，數(shù)據(jù)線8根，讀寫控制R/W(R/W=1為讀控制，R/W=0為寫控制)。每個(gè)RAM芯片有2個(gè)控制端：當(dāng) /CS有效時(shí)，該片選中；當(dāng) /WE =1時(shí)執(zhí)行讀操作，當(dāng) /WE =0 時(shí)執(zhí)行寫操作。用交叉存儲(chǔ)方式畫出此CPU與上述RAM芯片的連接圖，并簡(jiǎn)述交叉存儲(chǔ)相比順序存儲(chǔ)的優(yōu)劣勢(shì)。交叉存儲(chǔ)優(yōu)勢(shì)：根據(jù)程序局部性原理，對(duì)連續(xù)地址的內(nèi)存訪問，交叉存儲(chǔ)時(shí)連續(xù)數(shù)據(jù)分布在不同的存儲(chǔ)模塊上，有利于流水線并行工作，相比順序存儲(chǔ)，可獲取更高的帶寬。交叉存儲(chǔ)劣勢(shì)：拓?fù)浣Y(jié)構(gòu)事先固定，內(nèi)存擴(kuò)展相比順序存儲(chǔ)要難；其中一塊內(nèi)存損壞，會(huì)影響存儲(chǔ)的連續(xù)性

19、。4、某動(dòng)態(tài)內(nèi)存具有1024個(gè)記憶單元（32×32的存儲(chǔ)矩陣）的存儲(chǔ)芯片進(jìn)行刷新，刷新是按行進(jìn)行的，要求每行在2ms以內(nèi)必須刷新一次，內(nèi)存的存取周期為500ns（0.5ms），畫出三種內(nèi)存刷新方式的示意圖，并比較各自特點(diǎn)。刷新間隔（2 ms）讀寫操作刷新013967396839993968個(gè)周期（1984 µs）32個(gè)周期（16 µs） 集中刷新集中刷新缺點(diǎn)：在集中刷新期間必須停止讀寫，這一段時(shí)間稱為“死區(qū)”，而且存儲(chǔ)容量越大，死區(qū)就越長(zhǎng)。刷新間隔（32 µs）周期0周期1周期31讀寫讀寫讀寫刷新刷新刷新 分散刷新分散刷新：這種刷新方式增加了系統(tǒng)的存取周

20、期，如存儲(chǔ)芯片的存取周期為0.5ms，則系統(tǒng)的存取周期應(yīng)為1ms。即犧牲了內(nèi)存性能。沒有充分利用2ms只需刷新一次，在2ms內(nèi)過多刷新。刷新間隔（2 ms）讀寫讀寫讀寫刷新刷新刷新62µs0.5µs62.5µs62.5µs 異步刷新異步刷新：異步刷新方式雖然也有死區(qū)，但比集中刷新方式的死區(qū)小得多，僅為0.5ms。這樣可以避免使CPU連續(xù)等待過長(zhǎng)的時(shí)間，而且減少了沒必要的刷新次數(shù)，是比較實(shí)用的一種刷新方式。5、某機(jī)器采用模4交叉存儲(chǔ)，今執(zhí)行一小段循環(huán)程序，此程序放在存儲(chǔ)器的連續(xù)地址單元中,且首地址為0000H。假設(shè)每條指令的執(zhí)行時(shí)間相等（無流水線），均為T

21、E，訪問內(nèi)存的時(shí)間由寫地址時(shí)間和內(nèi)存讀寫時(shí)間組成，寫地址的時(shí)間是TA，內(nèi)存數(shù)據(jù)讀寫到總線上的時(shí)間是TD，譯碼器譯碼時(shí)間忽略，計(jì)算下面兩種情況程序執(zhí)行時(shí)間（用TE、TA、TD表達(dá)）。（1）循環(huán)程序由5條指令組成，重復(fù)執(zhí)行80次。（2）循環(huán)程序由8條指令組成，重復(fù)執(zhí)行50次。（3）若TE=TA=TD=1CPU周期，程序（2）相比程序（1）減少多少CPU周期。（1）5條指令需取2次地址，總共運(yùn)行時(shí)間：(2TA+5TD+5TE)×80=400(TD+TE)+160TA（2）8條指令需取2次地址，總共運(yùn)行時(shí)間：(2TA+8TD+8TE)×50=400(TD+TE)+100TA程序（2）比程序（1）減少了60個(gè)CPU周期 6. 換頁次數(shù)：100K/1024=100換頁時(shí)間：2T×100=200T頁內(nèi)訪問時(shí)間：2T（列地址）+4T（訪問周期）=6T總共時(shí)間：200T+6T×100K7. 換頁次數(shù)：1M/1024=1K換頁時(shí)間：2T×1K=2KT裝入Cache時(shí)間：50T×1K=50KT總共時(shí)間：2KT+50KT+（2T+1T）&#