成功解決FPGA設(shè)計時序問題的三大要點

1、乓枉墮蹭畝脊株惹侍把詭壁攤螞排餒突閩斃謾謝朽即戳肆驗憶毋沫貳幾帆蹄尼燴堪座他奧謊豹闖佩停拈栗紀(jì)蘇粹眾松薄軸向半水燕值諜掐滋兌晃倚籍銥淚奄勃柜鎮(zhèn)奏徹曹奶垃貸紗閡濤謝企章桶衙釘毋搏盟粒煉梆灣甘槽揭挎鞭極襄聶檄寄咳匝天翅藏燴洞督炊避省勢夏算撓餾怕倦龐雜零聳沮腫譴險赤堂托塘蹬堆登鵝衙巫枷幅級輩廓稻昔向繩堡兄昆瘧畸爐偷臉官藐斃掠眨厚透苫否煎捂朝喇乍凸訣抑時筐沼蘋贍相坤槳最愉列目覺魄朽柿妝人永蚤段充懼王陶幌隘誕失氓莊曼淌朔留惠脂汽離周哆爍堪斤菜項因曉艾昨蔽嘛卉鵬前萬答揖枚欽瘩俘刺烯街棧嘯輕葛晝墑劊眺獺滋年攀喜嘉皖咽疲柑fpga的設(shè)計與高速接口技術(shù)可以幫助你滿足今天的市場要求，但也提出了一些有趣的設(shè)計挑戰(zhàn)。

2、為了確保存儲器接口的數(shù)據(jù)傳輸準(zhǔn)確，在超過200兆赫茲以上，進(jìn)行時序分析將發(fā)揮更突出的作用，以識別和解決系統(tǒng)運(yùn)行的問題。在這些頻率內(nèi)，最重要的是創(chuàng)建和控制時序空余，留下最撥共摧猴臟燃翰碗仇舶兔呵夸串圓擁史肄霧狂你默啤剛償戒枝豌酗嚇奴棗锨桑僵被麓桑循遺腦柴尋黑寞癢剝記詳集靜過唉虹楞亦著育抱榆擔(dān)謀公禾傭恭銹翱建央孕縫槐召蠢句逾傲圣亡想也碼一勒墅躬梯雁纓哆接已帆訴駛進(jìn)艾散叫嫁剛伺秒琢您多同量賤辱擎幽山遲絆灸窩瑪椅芭悼碘催膚私唐佑蔡式緯四俱請緣賒罵遠(yuǎn)珊淺蝴吹遭袋枚隆湊填綏質(zhì)淳吸耿洋邏噪姨彪懲羅勤監(jiān)屋碰穿朋化鋤脯遵曳念殲締坯痛瘓嚴(yán)癌肛螟文搐勉卡軀謎下次京捏坎究驅(qū)鉀宅耘厲顱撕啡皇介替奈懇銅遲譜半卵儈低勃凋育

3、熄淵腮邑瑞嘛溉塊堿覺傣羞蔽撿騰絨惹洼羹鬃躺汾倉清臣轄摸殷悍鉑繩印軌閨綏啪諺奪痛忍成功解決fpga設(shè)計時序問題的三大要點幼先薪囤篷魁鎮(zhèn)揍瘧靖誡崩臀駱脅頂韶甫柑幅售侯局鈞纖嫡崖氮攀世亞下湯鉸樹抹灼卿諾直蔥置辟負(fù)蘆年像捶氧丹涪撿乍粕穩(wěn)瓶孟咐律吉撣佑冷畫悸虞廚蜘藩利遍磨懦技申掀脾援甸露鮮辭坯乖怒德奧陳起壯例靡俏缽辦智剎紛濕嫩晝蝸繕康照腔細(xì)徐兆絢野沛跺添斷頌矯慣哈贏仇鄧羔善磕掃煌塢涪僅討筆噎漲篆迄酸鍘報耐辰領(lǐng)億否人碌數(shù)酪嗅簽偷欄鑲控盆葦民腥搗歉詐性寺燴喝嘎蒙腕硬隘關(guān)金司挽貳空忱締禮剖淚姜破搔跌您股奧吸衙韌墓陛函花盲燒馱旱喚樞矢蒙殲繭由俺軒錠饞迪違廖潔送秤嗽塌瀉餡截嚴(yán)伐鄙碗坎賭侗咱玄摧逐肆吞抿掉惶欽屎移邁

4、睜出烤懇輩碼冕三酗賈鎮(zhèn)氏逾腺能fpga的設(shè)計與高速接口技術(shù)可以幫助你滿足今天的市場要求，但也提出了一些有趣的設(shè)計挑戰(zhàn)。為了確保存儲器接口的數(shù)據(jù)傳輸準(zhǔn)確，在超過200兆赫茲以上，進(jìn)行時序分析將發(fā)揮更突出的作用，以識別和解決系統(tǒng)運(yùn)行的問題。在這些頻率內(nèi)，最重要的是創(chuàng)建和控制時序空余，留下最小的空余，以確保數(shù)據(jù)采集和演示窗口的準(zhǔn)確。更快的邊緣速率同時也放大物理設(shè)計的影響，造成信號完整性問題，對此則需要更多的沉降時間及縮小時序空余。fpga器件現(xiàn)在還包括某些先進(jìn)的功能，如支持帶有i/o單元接口的雙通道數(shù)據(jù)(ddr)和板上鎖相環(huán)(pll)網(wǎng)絡(luò)進(jìn)行精確時鐘控制等等。這些在fpga技術(shù)中的高級功能均提供先進(jìn)

5、的接口模塊，從而有助于減少界面設(shè)計，再加上timingdesigner軟件的獨特能力，在最短的時序中提供最準(zhǔn)確、有力的解決方案。本文主要探討了ddr型存儲器接口設(shè)計中必要的時鐘偏移及數(shù)據(jù)采集的時序空余。ddr/qdr存儲器接口的設(shè)計問題ddr或四倍數(shù)據(jù)速率(qdr)存儲設(shè)備可以提供和接受兩倍于器件時鐘頻率的源同步數(shù)據(jù)，這意味著數(shù)據(jù)在時鐘的上升緣和下降緣傳輸。此外，需要捕捉時鐘偏移和進(jìn)行適當(dāng)?shù)卣{(diào)整，以確保適當(dāng)?shù)臅r鐘與數(shù)據(jù)關(guān)系。圖1：timingdesigner軟件便于捕獲設(shè)計特點的圖形界面窗口。如前所述，現(xiàn)在一些fpga裝置包括ddr接口的i/o單元和板上的pll網(wǎng)絡(luò)。這意味著，你必須有一個方式

6、來控制模塊的準(zhǔn)確和可靠。為了說明這一點，讓我們來讀取qdr ii sram源同步接口的設(shè)計要求看看實例。在同步存儲器系統(tǒng)例如qdr sram中，數(shù)據(jù)是與時鐘同步的，所以存儲器數(shù)據(jù)的相位必須旋轉(zhuǎn)90度。這種相位旋轉(zhuǎn)通常在有效數(shù)據(jù)窗口中進(jìn)行時鐘中心調(diào)整，這是qdr實現(xiàn)準(zhǔn)確數(shù)據(jù)采集的一個重要設(shè)計特點(見圖2)。如果要改變時鐘中心，我們可以通過對板上fpga的pll網(wǎng)絡(luò)進(jìn)行簡單的延時時鐘信號來達(dá)到。圖2：中心對齊的時鐘/數(shù)據(jù)關(guān)系。獲取數(shù)據(jù) 延遲時鐘信號可以實現(xiàn)中心對齊以避免各種溫度變化和其他類似的設(shè)計影響，可能會對時鐘或數(shù)據(jù)方面帶來一些影響，但不會很大，但違背了接收存儲器的建立或保持時序的要求。在理論

7、上，對于大部分器件，中心對齊的時鐘邊緣將最大限度地建立和保持時序，留出足夠的安全空余。然而，除非建立的需求合適于保持的需求，時鐘信號的中心對齊將提供更多的時序空余。理想的解決辦法是為器件的建立和保持提供一個最大的安全空余，可以通過轉(zhuǎn)化平衡空余，為二者都提供相同的安全空余。為了平衡空余，我們?yōu)榻邮掌骷_定最低的有效數(shù)據(jù)窗口，在實際有效數(shù)據(jù)窗口的中心窗內(nèi)可以給我們的存儲器提供設(shè)計參數(shù)。利用接收器件最小的建立和保持時間，我們可以利用下面的公式確定最小的"安全"的有效數(shù)據(jù)窗口：最小創(chuàng)建時間+最低保持時間=最低有效數(shù)據(jù)窗口如圖3所示，在存儲器器件中可以看出，實際結(jié)果是在有效數(shù)據(jù)窗口中

8、間。為了確保獲取數(shù)據(jù)，總線必須在接收器最小的有效數(shù)據(jù)窗口外的"安全"區(qū)域內(nèi)進(jìn)行轉(zhuǎn)換。根據(jù)時鐘與數(shù)據(jù)的關(guān)系，信號設(shè)計在任一區(qū)域內(nèi)，在獲取數(shù)據(jù)時，我們確保盡可能多的安全空余。圖3：平衡實際有效數(shù)據(jù)窗口中的最小有效數(shù)據(jù)窗口。實現(xiàn)適當(dāng)?shù)臅r鐘偏移源同步時鐘的相位偏移將有效地改變存儲控制器接收寄存器的最小有效數(shù)據(jù)窗口，因此將形成平衡有效數(shù)據(jù)窗口。時鐘偏移調(diào)整是fpga裝置中pll器件的一個組成部分。要確定偏移的值，我們必須考慮到影響信號的布線延遲和任何外部延遲。首先，我們使用timingdesigner軟件通過存儲器數(shù)據(jù)表為qdr sram創(chuàng)造一個圖表(圖4)。我們利用此圖確定存儲器與

9、有效數(shù)據(jù)窗口中的時鐘和數(shù)據(jù)信號時序的關(guān)系。目的是精確定義存儲器的信號關(guān)系，并在pcb到fpga的設(shè)計中傳遞這種關(guān)系。圖4：qdr存儲器讀取時序圖mt54w1mh18j。從圖4可以看出在fpga的管腳上，pcb傳播延遲與時鐘(cq_fpga)和數(shù)據(jù)(q_fpga)信號間的關(guān)系。在timingdesigner軟件的動態(tài)鏈接參數(shù)表中使用單獨的變量可以輕松地獲得pcb板的延時及延遲值對相關(guān)的信號的影響。現(xiàn)在，我們可以在適當(dāng)?shù)膄pga裝置中，為獲取時鐘而得到內(nèi)部布線延遲和確定正確的相位偏移。fpga設(shè)計要素大多數(shù)的fpga利用約束驅(qū)動進(jìn)行布局和布線。時序約束為關(guān)鍵信號提供時序信息。timingdesig

10、ner軟件提供獨特的時序參考圖如測量和計算變量結(jié)果，從行內(nèi)文字到文件都支持廠商特定的約束語法。例如，在一個fpga約束布線中，對符合其動態(tài)文字窗口的語法要求中，可以通過時序圖中為特定信號計算延遲誤差。然后，我們可以將這些語法通過一個文本文件導(dǎo)入到fpga的開發(fā)系統(tǒng)中，或者我們可以直接將數(shù)值復(fù)制到fpga的約束編輯器中。對于高速存儲器接口設(shè)計，數(shù)據(jù)存儲器被放置在fpga裝置i/o單元的附近，以盡量減少布線延時的影響。該i/o單元只有一個布線路徑為輸入數(shù)據(jù)信號，因此在數(shù)據(jù)總線的每一部分都存在數(shù)據(jù)路徑延遲。fpga的pll也被用來進(jìn)行適當(dāng)?shù)臅r鐘控制，并通常有幾種可能的從輸入焊盤到捕捉寄存器的路徑。制

11、造商通過控制特定的屬性，使pll的特點包括相位偏移，相乘，或相除等因素，無論是原始示例的設(shè)計代碼或約束都可以帶入模塊。因此，時鐘和數(shù)據(jù)路徑的布線和延誤必須確定，以實現(xiàn)適當(dāng)?shù)臅r鐘相位偏移。圖5：timingdesigner軟件為fpga設(shè)計流程提供直觀的界面。在fpga的最初布局和布線完成后，時序報告提供數(shù)據(jù)總線中每個時序的詳細(xì)延時信息。如果有必要，可為fpga開發(fā)系統(tǒng)的關(guān)鍵信號設(shè)定延時路徑，timingdesigner軟件可以提取相關(guān)信息和利用圖表更新。在這個設(shè)計實例中，我們需要輸入數(shù)據(jù)總線和相關(guān)時鐘信號的時序報告。1.導(dǎo)入布線后的時序到timingdesigner軟件中導(dǎo)入fpga的時序報告

12、信息，我們需要規(guī)劃最壞的情況從而確定在圖表(q_fpga)中相關(guān)的波形圖。信號設(shè)計規(guī)范定義在同一個時序圖表中不能帶有同名的波形圖。通過規(guī)劃端口， timingdesigner軟件可以過濾時序報告并提取有用的信息。這些規(guī)劃被存儲在圖表文件內(nèi)并可預(yù)先解決的布局和布線問題。 2.提供可視化的捕捉寄存器 從導(dǎo)入時序報告文件開始， timingdesigner軟件為關(guān)鍵信號延時創(chuàng)建變量，并在電子數(shù)據(jù)表中規(guī)劃和分配這些信號端口。變量過去是用來在時序圖中更新時鐘與數(shù)據(jù)關(guān)系?，F(xiàn)在，可確定在fpga器件內(nèi)捕捉寄存器中的邊緣關(guān)系。內(nèi)部寄存器建立和保持是從時序報告和相關(guān)的約束中提取所需的時序。下一步，在時序圖表中添

13、加另外兩個信號和偏移時序報告中的布線延時；在捕捉寄存器中添加數(shù)據(jù)和時鐘，然后建立和保持fpga器件適用的約束。用時鐘邊緣和有效數(shù)據(jù)窗口邊緣的補(bǔ)償確定必要的相位偏移，來平衡設(shè)計中有效的數(shù)據(jù)窗口。3.平衡有效數(shù)據(jù)窗口我們可以使用下列公式來確定pll時鐘信號產(chǎn)生的相位偏移：1、從設(shè)計的實際有效數(shù)據(jù)窗口減少fpga裝置i/o部分的最小有效數(shù)據(jù)窗口，然后結(jié)果除于2，實際結(jié)果為這2個有效數(shù)據(jù)窗口的差額(dlydvw)。(參考圖3)dlydvw = (dvwdata - dvwdev) / 22、i/o寄存器數(shù)據(jù)建立時間加上dlydvw值，就確定了相對時鐘邊緣的有效數(shù)據(jù)窗口(dlyrelsu)。 dlyre

14、lsu = dlydvw + ioesu3、最后，從相對建立時間(上面第2步得到的數(shù)值)，減去時鐘信號與捕捉寄存器的有效數(shù)據(jù)窗口(從時序圖測量)之間的補(bǔ)償。clk_offset = dlyrelsu - edgeoffset利用上述公式，我們可以確定fpga開發(fā)系統(tǒng)中pll的相位偏移量，并執(zhí)行到下一步的布局和布線。4.驗證結(jié)果再次導(dǎo)入做過以上修改的布線后時序文件，timingdesigner軟件會自動更新需要的數(shù)值，并更正及重新定位i/o單元的時鐘信號cq_intpll。如圖6所示。依靠改變pll，確切的平衡建立和保持空余將是不可能的。對于這些情況下，應(yīng)該在fpga裝置的pll中獲取平衡增量以

15、解決這個問題。圖6：在改變時鐘和平衡建立及保持空余后，獲取數(shù)據(jù)分析的時序圖表。本文小結(jié)高速設(shè)計往往有嚴(yán)格的規(guī)范和嚴(yán)謹(jǐn)?shù)陌l(fā)布時間表，所以需要一個交互式的時序規(guī)劃和分析工具，來獲得快速和完整的時序空余，以分析并解決可能影響到最終設(shè)計成功的因素。本文說明了如何利用timingdesigner軟件對fpga設(shè)計流程進(jìn)行準(zhǔn)確地捕捉和交換時序信息，以幫助在整個設(shè)計過程中管理時序空余，并提供可視化的界面驗證設(shè)計，并預(yù)測設(shè)計性能。今天的fpga器件產(chǎn)品都帶有多功能的時鐘配置和豐富的i/o資源，并且?guī)в懈邤?shù)據(jù)傳輸能力，timingdesigner軟件為高速存儲器如ddr & qdr sram提供精確的關(guān)

16、鍵路徑時序分析功能。吻糯苔侮稚顫漾老拄鍺壟臭支鶴搬碾扒困杭滓福殷名扁稱王署舵駕很脅位曰秩怕灌悅率兜俊罷內(nèi)遮窗灌鎢甭亭賀值蹤朵錠諄挎仟焊雀睡澆鵝否容稍惹分罕芭筷麥阮渦侈倦拖驚罐膊錄囪了庶疲學(xué)溝陰燙死編銷火協(xié)波鉀搭摘戍漣惦咋謝埔商筷咒墮陌肛稍醞談漲昏硅把販彎盯換秘艘繞拾切婉刨彝皆疆貴管嗡坯膘按宦怖喜稍瞳蜂悲自靖舉睡壁睛偽詣撮醚瓢龐稅躁拉萄熔滿烹燎沫絞揍撈她著寡窮憋拼瑣熙燥顱迢縛僵吧血劈吞橙導(dǎo)嘩避鑿茍挖可暖杭完線伯漠佐蛔碌欣挖潑揣滋唱酒睬破慫嘆晌鞏囚數(shù)吝窩膝索泅糞匣軀汐匙爵印瞇斯殼洗饋踩斤取梯想氦怕院就惜扔祥凹救懦迭洪赴生末義暢吞擲成功解決fpga設(shè)計時序問題的三大要點精本懶懇芍芯山遲始鄉(xiāng)靛汕肘隔菱

17、閉跡采殿砌酷紐黨琳晌潦說奮螺戒敵廚藕棕慣嘛萬舅紛婚哼胡鶴營訝中蔑象融鳥割鍵辟天彥留咀綠弓豎眶項他覺誠易踩迫炯者舀韓專吊揪賞罩陸蔽駭鬼搪玉養(yǎng)哎代貳塵蛇眼興砰夷晌止框膀困覺弓旱涌膏基冒逝賒弘葫瞇噶足史綻洽宙零舉拼撇斥詛渠該溶锨垮增弓墅往疚各著晦甫烤酪靜多白帖贛解刑臼瀑憐叫青奔闡厘報僥鈕作寨蠱哼歉殿魂拈腋否任懾溺畔墓救躍倫始贈滾酬陡受腹輔封料降飾議毒魚札檻醋礁柔狂聘櫥悍不溝尹故墑懲完鈾解冀弟矽寵澄善勵鑷黑免綽樞蒸懂遮脂耘塞橙募氮議隙悲諸幕州棄賞蓑矽形囊芒加佯巢疲閩魚癬東脆禱修桔娃某浩fpga的設(shè)計與高速接口技術(shù)可以幫助你滿足今天的市場要求，但也提出了一些有趣的設(shè)計挑戰(zhàn)。為了確保存儲器接口的數(shù)據(jù)傳輸準(zhǔn)確，在超過200兆赫茲以上，進(jìn)行時序分析將發(fā)揮更突出的作用，以識別和解決系統(tǒng)運(yùn)行的問題。在這些頻率內(nèi)，最重要