99分鐘定時(shí)器的VHDL設(shè)計(jì)

1、課程設(shè) 計(jì)報(bào)告設(shè)計(jì)名稱eda (vhdl)課程設(shè)計(jì)專業(yè)班級電子0942姓 名任泓銘學(xué) 號 0904451219成績評定考核 內(nèi)容平時(shí) 表現(xiàn)設(shè)計(jì) 報(bào)告設(shè)計(jì)成果 和答辯綜合評 定成績成績電氣與信息工程學(xué)院二0二年一月課程設(shè)計(jì)要求和成績考核辦法1. 不允許在教室或?qū)嶒?yàn)室內(nèi)吸煙、吃零食，不準(zhǔn)帯無關(guān)人員到教室或?qū)嶒?yàn)室活動(dòng)，否則扣平時(shí)表現(xiàn)分。2. 凡病事假超過3天（每天7小吋），或遲到早退三次以上，或曠課兩次（1天）以上, 不得參加本次考核，按不及格處理，本次課程設(shè)計(jì)不能通過。3. 病事假必須冇請假條，需經(jīng)班主任或冇關(guān)領(lǐng)導(dǎo)批準(zhǔn)，否則按曠課處理。4. 課程設(shè)計(jì)的考核由指導(dǎo)教師根據(jù)設(shè)計(jì)表現(xiàn)（出勤、遵守紀(jì)律情況

2、等）、設(shè)計(jì)報(bào)告、設(shè) 計(jì)成果、答辯等兒個(gè)方面，給出各項(xiàng)成績或權(quán)重，綜合后給出課程設(shè)計(jì)總成績。該設(shè)計(jì)考核 須經(jīng)教研宗主任審核，主管院長審批備案。5. 成績評定采用五級分制，即優(yōu)、良、屮、及格和不及格。6. 課程設(shè)計(jì)結(jié)束一周內(nèi)，指導(dǎo)教師提交成績和設(shè)計(jì)總結(jié)。7. 設(shè)計(jì)過程考核和成績在教師手冊中要有記載。實(shí)習(xí)報(bào)告要求實(shí)習(xí)報(bào)告內(nèi)容、格式各專業(yè)根據(jù)實(shí)習(xí)（設(shè)計(jì)）類別（技能實(shí)習(xí)、認(rèn)識實(shí)習(xí)、生產(chǎn)實(shí)習(xí)、 畢業(yè)實(shí)習(xí)等）統(tǒng)一規(guī)范，經(jīng)教研室主任審核、主管院長審批備案。注意：1. 課程設(shè)計(jì)任務(wù)書和指導(dǎo)書在課程設(shè)計(jì)前發(fā)給學(xué)生，設(shè)計(jì)任務(wù)書放置在設(shè)計(jì)報(bào)告封面 后和正文冃錄前。2. 為了節(jié)省紙張，保護(hù)環(huán)境，便于保管設(shè)計(jì)報(bào)告，統(tǒng)一采

3、用a4紙，課程設(shè)計(jì)報(bào)告建議 雙面打?。ㄕ牟捎盟误w五號字）或手寫，左側(cè)裝訂，訂兩個(gè)釘?；趂pga的半整數(shù)分頻器設(shè)計(jì)一 系統(tǒng)設(shè)計(jì)任務(wù)及功能概述1. 系統(tǒng)設(shè)計(jì)任務(wù)基于fpga的半整數(shù)分頻器設(shè)計(jì) 任務(wù)要求：設(shè)有一個(gè)5mhz （或7、9、11、13、15、17、19、21、23、25mhz）的時(shí)鐘源,但 電路中需要產(chǎn)生一個(gè)2mhz的時(shí)鐘信號,由于分頻比為25 （或3.5、4.5、5.5、6.5、7.5、 8.5、9.5、10.5、11.5、12.5）,因此采用小數(shù)分頻。2. 小數(shù)分頻的基本原理小數(shù)分頻的基本原理是釆用脈沖吞吐計(jì)數(shù)器和鎖和環(huán)技術(shù)先設(shè)計(jì)兩個(gè)不同分頻比的整 數(shù)分頻器，然后通過控制單位時(shí)間內(nèi)

4、兩種分頻比出現(xiàn)的不同次數(shù)來獲得所需要的小數(shù)分頻 值。如設(shè)計(jì)一個(gè)分頻系數(shù)為10. 1的分頻器時(shí)，可以將分頻器設(shè)計(jì)成9次10分頻，1次11 分頻，這樣總的分頻值為：f二（9x10+1x11） / （9+1） =10. 13. 系統(tǒng)功能概述本系統(tǒng)是一個(gè)基于fpga的半整數(shù)分頻器，具冇以下功能：冇一個(gè)5m血的時(shí)鐘源，通過半 整數(shù)分頻器后電路屮可以產(chǎn)牛的是一個(gè)2mhz的時(shí)鐘信號二. 系統(tǒng)設(shè)計(jì)方案和程序設(shè)計(jì)1.系統(tǒng)設(shè)計(jì)方案由于分頻比為2. 5,因此采用小數(shù)分頻。分頻系數(shù)為n-0. 5的分頻器，其電路可由一個(gè)界或門、一個(gè)模n計(jì)數(shù)器和二分頻器組成。 下圖給出了通用半整數(shù)分頻器電路組成。qg分頻）01tci.k

5、 (2. 5分頻由于分頻比為2. 5則木實(shí)驗(yàn)屮先要設(shè)計(jì)一個(gè)模3的計(jì)數(shù)器，然示建立模三計(jì)數(shù)器的元件, 再利用原理圖設(shè)計(jì)完成分頻器的設(shè)計(jì)2. vhdl程序設(shè)計(jì)模七計(jì)數(shù)器viidl程序如f：library ieee;use ieee.std_logic_1164.all;use iccc.stdogic_unsigncd.ah;entity counter7 isport(clk,rst,en: in stdogic;qa,qb,qc:out stdjogic);end counter7;architecture behavioral of countcr7 issignal count:std_l

6、ogic_vector(2 downto 0); beginprocess (clk,rst)beginif (rst=' 1 *) thencount(2 downto 0)<="000m;elsif ( clk'event and clk=' 1') thenif ( cn = 1) then if(count=,110m) then count<=noooh;else count<=count+1;end if;end if;end if;end process;qa<=count(0);qb<=count(l);q

7、c<=count(2);end behavioral;3. 模七計(jì)數(shù)器仿真波形圖圖1模七計(jì)數(shù)器仿真波形圖4. 輸入、輸出接口說明5. 模七計(jì)數(shù)器元件圖表1輸入、輸出接口接口 名稱類型（輸入/輸出）結(jié)構(gòu)圖上 的信號名引腳 號說明inclkininclock2系統(tǒng)時(shí)鐘7mhzoutclkoutoutclk3系統(tǒng)輸出qoutq4系統(tǒng)輸出xi6.半整數(shù)分頻器原理圖圖2模七計(jì)數(shù)器元件圖圖3半整數(shù)分頻器原理圖7.半整數(shù)分頻器仿真波形圖圖4半整數(shù)分頻器仿真波形圖三課程設(shè)計(jì)總結(jié)通過木次實(shí)習(xí)我學(xué)會(huì)了如何操作max2軟件來編輯計(jì)數(shù)器程序，畫出了利用計(jì)數(shù)器原理 的分頻器原理圖，掌握了利用max2軟件繪制原理圖

8、和程序編程的方法，同時(shí)還學(xué)會(huì)了用max2 軟件來形象的仿真計(jì)數(shù)器和分頻器的波形，以及器件的波形圖。在軟件的實(shí)際操作過程小通 過具體的方法結(jié)合圖形將從書上學(xué)到的理論知識進(jìn)行分析實(shí)踐，從而更好的理解和掌握了如 何用軟件設(shè)計(jì)圖形和實(shí)際仿真的方法，以及max2軟件應(yīng)川方面的知識，為以后的實(shí)踐積累 了寶貴的經(jīng)驗(yàn)，打下了堅(jiān)實(shí)的基礎(chǔ)。四參考文獻(xiàn)1譚會(huì)生，張呂凡.eda技術(shù)及應(yīng)用.西安：西安電子科技大學(xué)出版社，2006,12. 潘松，王國棟編著.viidl實(shí)用教程.成都：電了科技大學(xué)出版社，2006.3 徐志軍，徐光輝編著.cpld/fpga的開發(fā)與應(yīng)用北京:電子工業(yè)出版社.2002.4 楊曉慧，楊永健.基于

9、fpga的eda/s0pc技術(shù)與vhdl北京：國防工業(yè)出版社,2007, 7.5 王誠,吳繼華等,altera epga/cpld設(shè)計(jì)（基礎(chǔ)篇）.北京：人民郵電出版社,2008, 12. 陳雪松，滕立中編著.vhdl入門與應(yīng)用.北京：人民郵電出版社.2000.7張風(fēng)祥.笫22屆全國計(jì)算機(jī)新科技與計(jì)算機(jī)教育學(xué)術(shù)會(huì)議論文集.北京：科學(xué)教育出版 社，2011.99分鐘定時(shí)器的vhdl設(shè)計(jì)一 系統(tǒng)設(shè)計(jì)任務(wù)及功能概述1. 系統(tǒng)設(shè)計(jì)任務(wù)任務(wù)要求：通過設(shè)計(jì)，定時(shí)器口j以整體清零；町以定時(shí)最高到99mtn;以秒速度遞增至 預(yù)定時(shí)間，以秒速度遞減至零。2. 系統(tǒng)功能概述本系統(tǒng)是一個(gè)99分鐘的定時(shí)器，具冇以下功能

10、：具有整體清零(reset)功能，定時(shí)99分鐘。以秒速度遞增至99分鐘停止，啟動(dòng)報(bào)警(cout)5 秒鐘。具有置位(cn)控制，即cn高電平時(shí)，elk脈沖上升沿到來，計(jì)數(shù)加一；cn低電平 時(shí)，置位結(jié)束，進(jìn)入倒計(jì)時(shí)階段，以秒速度使輸出計(jì)數(shù)減一至零結(jié)束，并同時(shí)報(bào)警(cout) 5秒鐘。時(shí)鐘信號提供秒信號(1hz)；四位數(shù)碼管靜態(tài)顯示，高位high(3 downtoo)顯示分, 低位low (3 downto 0)顯示秒系統(tǒng)設(shè)計(jì)方案和程序設(shè)計(jì)1. 系統(tǒng)設(shè)計(jì)方案圖1系統(tǒng)設(shè)計(jì)框圖通過記數(shù)器控制中心輸入秒信號，并輸出兩個(gè)四位的bcd碼，可分別來表示各位與|位, 也可整體復(fù)位清冬。通過該記數(shù)器實(shí)現(xiàn)以秒速度遞

11、增至清零，該記數(shù)器以秒的速度遞增至 99來實(shí)現(xiàn)置位，而以秒的速度遞減至零以實(shí)現(xiàn)定時(shí)功能。當(dāng)以秒速度遞增至99分鐘停止， 啟動(dòng)報(bào)警(cout)5秒鐘。cn低電平時(shí)，置位結(jié)束，進(jìn)入倒計(jì)時(shí)階段，以秒速度使輸出計(jì)數(shù)減 一至零結(jié)束時(shí)也同時(shí)報(bào)警(cout) 5秒鐘。通過二選一選擇器對個(gè)位和十位進(jìn)行掃描輸出， 并將輸出送到譯碼器，通過譯碼器對輸入的四位bcd碼進(jìn)行七段碼編譯,然后輸出到數(shù)碼管。2. vhdl程序設(shè)計(jì)aaa控制計(jì)數(shù)模塊，是該定時(shí)器的核心部分.res為復(fù)位端，用來清零，采用界步復(fù)位方 式；cn用于置位，高電平有效。cout端將在定時(shí)結(jié)束時(shí)產(chǎn)牛高電平o low和high為四位bcd 碼輸出端口，可

12、用于顯示。當(dāng)cn有效時(shí)，elk脈沖上升沿到來，計(jì)數(shù)加1；當(dāng)cn為低電平 時(shí)，置位結(jié)束，進(jìn)入計(jì)時(shí)階段，每1個(gè)時(shí)鐘周期發(fā)出一個(gè)脈沖，使輸出記數(shù)減1,直到記時(shí) 結(jié)束，令cout位為高電平為止。該模塊的源程序如下：1i brary i eee;use ieee> std_logic_1164. all;use ieee. std_logic_unsigned, al 1 ;entity aaa isport (cn, res,elk:in std_logic;cout :out std_logic;f 1 ow, fhigh, in 1 ow, mhi gh: out std_logic_vec

13、tor (3 downto 0);end aaa;architecture art of aaa issignal fdisplow, fdisphigh, mdisplow, mdisphigh:std_logic_vector(3 downto 0);定義信號分別表示分鐘和秒鐘的十位和個(gè)位beginprocess (elk, cn, res)beginif (res二'0,) thenmdisplow<=，z0000，z;mdisphigh二0000；fdisplow二"0000"fdisphigh二"0000"cout<= 0,

14、 ; res低電平執(zhí)彳亍復(fù)位elsif (elk5 event and clk=，t)thenif cn二1' thenif mdisplow<9 thenmdisplow<=mdisplow+l;-秒鐘個(gè)位數(shù)小于9時(shí)執(zhí)行計(jì)數(shù)力| 1cout二'0'elsif mdisplow二"1001" and mdisphigh<5 thenmdisplow="0000；md i sph i gh<=md i sph i gh+1; -秒鐘十位進(jìn)位加 1elsif mdisphigh二"0101" and

15、fdisplow<9 thenmdispl ow<=，0000z/;mdisphigh二"0000"f d i sp 1 ow<=fdi sp 1 ow+1; -滿 59 秒后分鐘個(gè)位加 1elsif fdisplow二"1001" and fdisphigh<9 thenmdispl ow<=/z0000z，;mdisphi gh<="0000"fdisplow<=，0000z，;fdisphigh<=fdisphigh+l;-滿 9 分 59 秒后分鐘十位加 1 elsif fdis

16、plow二"1000" and fdisphigh二"1001" then mdisplow<=，z0000zz;mdisphigh二"0000"fdisplow<=，z1001/z;-計(jì)時(shí)至 99 分停止elsif fdisplow=/，1001，/ and fdisphigh="1001" thencout<=，t ; -計(jì)時(shí)停止cout變?yōu)楦唠娖絜nd if;elsif cn二'o' then cn 為 0 進(jìn)入倒計(jì)時(shí)if mdisplow>0 thennidi spl

17、ow<=mdi splow-1;秒鐘減 1cout<=，o'elsif mdisplow二"oooo" and mdisphigh>0 thenmdisplow<="1001"mdisphigh<=mdisphigh-l;-個(gè)位 0 時(shí)十位減 1elsif mdisphigh二"0000" and fdisplow>0 thenmd i sp 1 ow<=，z 1001;mdisphigh<=，0101，/;fdisplow<=fdisplow-l;-分減 1elsif f

18、displow二"0000" and fdisphigh>0 then mdisplow<=，1001，z;mdi sphi gh="0101"fdisplow二"1001"fdisphigh<=fdisphigh-l;-分減 10elsif fdisphigh 二"0000"and f di sp i ow=/0000，zand mdi sphi ghooooand mdisplow=，0000z，the ncout<=，v ;倒計(jì)時(shí)結(jié)束cout變?yōu)楦唠娖絜nd if;end if;end

19、 if;end process;mhigh<=mdisphigh;mlow<=mdi splow;fhigh二fdisphigh;flow<=fdisplow;end art;aaa控制計(jì)數(shù)模塊仿真波形圖:start |0 omj intervalmamc* ondka36265 ous205 ou*210 ous215 ous220 ous225 ous230 ous235 ous240 ous245 (xrt23 ous255 0us260valuecout«* flowo x廠 x 32x3 x 芻 廠廠)廠廠存7 3 x 4 xgt5£11 i&#

20、187; mlow冷瑚 'uk uv wvw« vmv* vw vk9 uvfwww«w«wytv/aw« ww/www uv wvwwvuv /ant« vaw vv */甲屮f腴i 理氓氓補(bǔ) wf甲弋富 mn諼圖2 aaa控制計(jì)數(shù)模塊仿真波形圖器件仿真圖:zili®3 r&ii 審 ci>t y>«w e|»rtmmt ytilrt»*«qptaon window fcjpa1noqxiqcxe” *>cej ol t»w objvctw di&#

21、187;ploy«d圖3器件仿真圖譯碼器disp是對四位bcd碼進(jìn)行七段碼譯碼，其輸出q0q6分別接數(shù)碼管各段進(jìn)行顯示輸 出，它的操作源程序如下：library ieee;use ieee.std_logic_l164. all ;entity disp isport (a:in std_logic_vector(3 downto 0);p:out std_logic_vector(6 downto 0);end disp;architecture disparc of disp isbeginprocess(a)begincase a i swhen0000j>p=01111

22、11； when/，000r/=>p<=，/0000110，/;when0010二p=1011011；when0011二p二1001111；whertoloo二p二1100110； whenol 0r，=>p<=，l 101101" whenzz0110/，=>p<=z/111110r，;when0111=>p=0000111；when1000=p<=lllllll；vhen1001 二p二 1101111；一七段譯碼器顯示 09 when others=>p二"0000000"end case;end pro

23、cess; ond disp_arc;譯碼器disp仿真波形圖如圖三:n max *0105 u - f:rvhdiso - idtso.scf - waveform editor)! j6 max plus uedit view blode assign utilities options 預(yù)ndow help- f x0 3 ih £ x p£ 心陽bq®/ oein &gq 筆薜衣筈旳昵start |00ns=2end |1 ous| interval tous|*(3100 0ns200 0ns300 qns400 ons500 0ns600 0n

24、s700 0ns800 0n«900 0ns1(axh 一決xaxe,圖4譯碼器disp仿真波形圖器件仿真圖如圖四:圖5器件仿真圖報(bào)警器模塊主要功能是計(jì)數(shù)定吋器以秒速度遞增至99分鐘停止吋啟動(dòng)報(bào)警(cout)5秒鐘。 倒計(jì)時(shí)階段，計(jì)時(shí)器以秒速度使輸出計(jì)數(shù)減一至零結(jié)束時(shí)也同時(shí)報(bào)警(cout) 5秒鐘。它的 操作源程序如下：1ibrary ieee;use ieee-std_logic_1164. all;use ieeestd_logic_unsigned. all;ontity cou5 isport (elk, reset, en:in std logic;speak:out st

25、d_logic);end cou5;architecture behavior of cou5 issignal count: std_l ogi c_vector (2 down to 0);-定義計(jì)數(shù)信號 beginprocess (reset,elk)beginif reset二t or en二'0 thencount (2 downto 0)二"000"speak二'0,有復(fù)位信號或始能端低電平時(shí)輸出0elseif (clk，eve nt and elk 二 t)the ncount二count+1;speak<=' 1'有時(shí)鐘

26、上升沿計(jì)數(shù)加1,報(bào)警信號speak高電平if count二101thenspeak<=，0 ;count/二"101"5秒之后停止報(bào)警speak為0end if;end if;end if;end process;end behavior;* max*plus u f:ryticou5 cousscf waveform editor41 回q jaxplus !1 file fditjjcxieytmes qptiom jfijindow tjdp-釧dog3&將 公艮園qd暫慮尊復(fù)e8報(bào)警器模塊仿真波形圖:reetimetntenota366 0s 12 0

27、$18 0s 24 0$30 os 36 0s 42 0s 48 0$54 0$60 0s 66 0$72 0$78 0s 34 0s 90 0$96 0s 102 0$namepreseta" dk-o speakd/ countqz 631dataa2 0)o/ 如蟲3|2 000hohohojinniuuuinnfinjez)coooczlz)oooo®(zlz)oooo®oz3ooooczoocco0圖6報(bào)警器模塊仿真波形圖器件仿真圖:o1 koik1w max plus 0 - f:ryhcou5 (cou5.sym symbol editormaxpl

28、ush pie edit view element utilities assign options window hep.：e|x (qa農(nóng) 倉鳥應(yīng)應(yīng)國n ufiq玉激豪空j 8 73 1zji88a 1圖7器件仿真根據(jù)定時(shí)器要實(shí)現(xiàn)的功能對以上程序進(jìn)行元件例化，例化程序如下: 定吋器例化程序1ibrary ieee;use ieee. std logic l164al 1;entity dsq isport (sna, resa, clka, resb, clkb: in std_logic; std_logic_vector (6 std_logic_vector (6 std logic

29、 vector (6 std_logic_vector (6myimal:out myimah:out fyimal:out fyimah:outdownto downto downlo downto0)0)0)0)秒鐘個(gè)位譯碼輸出 秒鐘十位譯碼輸出 分鐘個(gè)位譯碼輸出 一分鐘十位譯碼輸出baoj:out std_logic)；end entity dsq;architecture art of dsq is component aaa i sport (cn,res,elk:in std_logic;cout :out std_logic;flow, fhigh, mlow, mhigh:ou

30、t std_logic_vector(3 downto 0); end component aaa; -aaa 控制模塊component disp isport(a:in std_logic_vector(3 downto 0); p:out std_logic_vector(6 downto 0);end component disp;-譯碼模塊 component cou5 isport (clk, reset, en:in std_logic; speak:out std_logic);end component cou5;-報(bào)警模塊 signal si, s2, s3, s4:std

31、_logic_vector(3 downto 0); signal s5:std_logic;beginu 1:aaa port map(sna, resa, clka, s5, si, s2, s3, s4);u2:disp portmap(si, fyimal);u3:disp port map(s2, fyimah); u4:disp port map(s3, myimal);u5:disp portmap (s4, myimah);u6:cou5 portmap (cl kb, resb, s5, baoj);-各模塊通過位置關(guān)聯(lián)end architecture art;定時(shí)器仿真波形

32、圖:qrb max+plus ii - f:ryhdsq dsq.scf - waveform editorinterval: |48s$ max+plus ii file edit view node assign utilities options window help1110gh 4agh 49gh 4agh 4aa40z-ix5一xcixss 5 9 9e mjasna resb resa clkb clka baoj myimal myimah fyimal fyimaha=o- 4k6010.0s6015.0s1 1lhjn5lhjn5lhlhlhltllhu1lhlhlhu1lhljlltltltltltltltminltmltltinltmltlt1口5999.5svalue: ” 0s 598j).0s598,0s599厝599,0s6(j0j).0s600,0si|: h n h n h n n n h n n n h n n n n n h h h ； h n ho494adomcqcmomcqcgmdmqcn75 x4a4a圖8定時(shí)器仿真波形圖器件仿真圖:民窗曲屋耳ufiq3二j (s 勺1二88q max plus u pie edk jfiew element utilities assign options