FPGA設(shè)計(jì)開發(fā)與驗(yàn)證解決方案_立項(xiàng)申請(qǐng)_通用(公開)

1、FPGA設(shè)計(jì)開發(fā)與驗(yàn)證解決方案設(shè)備名稱：FPGA設(shè)計(jì)開發(fā)與驗(yàn)證解決方案設(shè)備型號(hào)：FPGA設(shè)計(jì)開發(fā)與驗(yàn)證解決方案國(guó)別、廠商：中國(guó)，北京航泰信科科技有限公司1.技術(shù)性能1.1規(guī)格FPGA設(shè)計(jì)開發(fā)與驗(yàn)證解決方案1.2 先進(jìn)性和特色Ø 包含F(xiàn)PGA設(shè)計(jì)開發(fā)與驗(yàn)證整個(gè)流程，同時(shí)緊跟國(guó)際最新技術(shù)，一次建設(shè)，終身受益。Ø 在傳統(tǒng)FPGA流程中增加ESL流程與驗(yàn)證，RTL代碼分析，構(gòu)成當(dāng)代FPGA開發(fā)的先進(jìn)流程。Ø 包含C/C+到RTL的轉(zhuǎn)換工具，以及兩者之間的等價(jià)驗(yàn)證。Ø 包含Model到RTL的轉(zhuǎn)換工具。Ø 包含代碼分析，CDC檢查，SDC自動(dòng)生成功能&#

2、216; 仿真調(diào)試糾錯(cuò)過(guò)程變得自動(dòng)化，縮減仿真所用時(shí)間，提出可疑點(diǎn)的建議值Ø 利用機(jī)器學(xué)習(xí)和數(shù)據(jù)分析來(lái)加速時(shí)序收斂和設(shè)計(jì)優(yōu)化。2.實(shí)驗(yàn)對(duì)象2.1 實(shí)驗(yàn)的主要目標(biāo)和原因當(dāng)前FPGA開發(fā)流程，如下圖： Ø 當(dāng)前階段，隨著FPGA的功能越來(lái)越強(qiáng)大，設(shè)計(jì)規(guī)模也越來(lái)越大，設(shè)計(jì)上逐漸向ASIC設(shè)計(jì)流程靠攏。Ø 開發(fā)流程上，無(wú)論是ASIC設(shè)計(jì)還是FPGA設(shè)計(jì)都逐漸向ESL級(jí)別遷移。目前主流的ESL設(shè)計(jì)流程中，主要有Model語(yǔ)言和C/C+語(yǔ)言作為設(shè)計(jì)輸入。Ø 如同過(guò)去從原理圖設(shè)計(jì)轉(zhuǎn)化到RTL設(shè)計(jì)一樣，未來(lái)設(shè)計(jì)會(huì)大量遷移到ESL設(shè)計(jì)流程上，比如XILINX就在大力推廣其

3、C/C+自動(dòng)生成RTL的HLS工具，Matlab也推出其模型自動(dòng)生成RTL代碼的工具。如何保證轉(zhuǎn)換的正確性，一致性，需要有形式化的驗(yàn)證工具來(lái)保證其轉(zhuǎn)換的正確性和一致性。Ø 代碼靜態(tài)分析在當(dāng)代FPGA流程中起到越來(lái)越重要的作用。其可以提高代碼的可靠性，減少設(shè)計(jì)迭代，加速產(chǎn)品的上市時(shí)間。Ø 隨著代碼量的增加，調(diào)試所占用的時(shí)間大幅度上升，迫切需要自動(dòng)化的輔助工具，幫助工程師快速的定位設(shè)計(jì)中的問題。Ø FPGA速度越來(lái)越快，功能越來(lái)越復(fù)雜，時(shí)序分析成為工程師無(wú)法繞過(guò)的一道坎，如何做到快速的時(shí)序收斂和設(shè)計(jì)優(yōu)化也是一個(gè)重要的問題。綜上所述，F(xiàn)PGA設(shè)計(jì)面臨著如此多的問題，北京

4、航泰信科科技有限公司精選全球范圍內(nèi)各種優(yōu)秀的EDA工具組成了一個(gè)完整的解決方案，用于解決上面所提到的諸多問題。如下為航泰信科的完整方案。3.對(duì)同類產(chǎn)品的評(píng)估對(duì)于FPGA設(shè)計(jì)開發(fā)和驗(yàn)證，主要由廠商的工具和特定的點(diǎn)工具組成，理論上廠商的工具（如XILINX的ISE和Vivado,Altera的QuartusII等）即可以完成完整的設(shè)計(jì)開發(fā)流程，但是由于FPGA開發(fā)的復(fù)雜性，在一些特定的流程上需要引入一些專業(yè)的工具來(lái)提高設(shè)計(jì)的效率。本FPGA設(shè)計(jì)開發(fā)與驗(yàn)證解決方案，主要由廠家的工具（ISE,Vivado，QuartusII）作為主流程，針對(duì)FPGA開發(fā)過(guò)程中的難點(diǎn)，提供組合的工具來(lái)解決，總體上提供了

5、針對(duì)FPGA設(shè)計(jì)的完整的解決方案。此方案具有極大的先進(jìn)性，提前布置ESL的設(shè)計(jì)流程，讓投資更加有效。同時(shí)緊扣FPGA開發(fā)的難點(diǎn)，具有極強(qiáng)的針對(duì)性。目前其他廠商都沒有辦法提供全套的解決方案。XILINX和Altera的代理商只能提供他們自己的工具，其他的廠商也都是提供單個(gè)點(diǎn)的工具解決方案。4.建設(shè)方案4.1 Vivado/ISE/QuartusIIVivado/ISE/QuartusII的主要功能包括設(shè)計(jì)輸入、仿真、綜合、實(shí)現(xiàn)和下載，涵蓋了FPGA開發(fā)的全過(guò)程，從功能上講，其工作流程無(wú)需借助任何第三方EDA軟件。4.2 ESL流程當(dāng)前設(shè)計(jì)逐漸遷移到ESL流程上，設(shè)計(jì)輸入不再是單純的RTL，同時(shí)需

6、要支持高層次設(shè)計(jì)語(yǔ)言作為輸入。本建設(shè)方案支持兩種高層次設(shè)計(jì)輸入。Ø Model語(yǔ)言設(shè)計(jì)輸入： 支持Matlab/Simulink的模型語(yǔ)言作為設(shè)計(jì)輸入，直接轉(zhuǎn)換成可讀的RTL代碼。Ø C/C+語(yǔ)言設(shè)計(jì)輸入： 支持C/C+作為設(shè)計(jì)輸入，直接轉(zhuǎn)換成RTL代碼。4.3 C/C+與RTL的形式化驗(yàn)證工具隨著FPGA設(shè)計(jì)逐漸遷移到ESL級(jí)別，C/C+作為設(shè)計(jì)輸入將變得流行，XILINX提供了HLS工具來(lái)將C/C+的代碼自動(dòng)轉(zhuǎn)換成RTL。作為此流程，需要有形式化驗(yàn)證工具來(lái)保證轉(zhuǎn)換結(jié)果的一致性和正確性。本方案形式化驗(yàn)證工具的原理，是將C/C+和RTL分別編譯，變成表達(dá)式，根據(jù)程序語(yǔ)言的語(yǔ)

7、義，建立形式化模型，并利用多種數(shù)理邏輯/代數(shù)方法，證明兩個(gè)模型相等： Ø 證明成功:則兩個(gè)模型相等。即：對(duì)于所有可能的輸入，兩個(gè)模型輸出都相同。 Ø 證明失敗:會(huì)給出導(dǎo)致不等的反例(輸入激勵(lì))，用于偵錯(cuò)(debug)。（1）C/C+編譯器支持標(biāo)準(zhǔn)的C/C+語(yǔ)言。編譯器把程序首先轉(zhuǎn)化成一種內(nèi)部定義的中間表達(dá)，然后等價(jià)變換成形式化模型，該模型在功能上與最初的C/C+程序等價(jià)，表達(dá)方式上區(qū)別于過(guò)程式語(yǔ)言描述，是純粹的數(shù)學(xué)表達(dá)式。編譯器支持高層次綜合，支持對(duì)循環(huán)等特殊語(yǔ)言結(jié)構(gòu)的定制綜合。支持C/C+語(yǔ)言的斷言。對(duì)于所有用戶嵌入源程序的斷言，可以自動(dòng)嘗試去證明，如果證明失敗，會(huì)給出相

8、應(yīng)的程序輸入用于偵錯(cuò)。這對(duì)黃金參考模型的正確性提供了有力保障。（2）Verilog編譯器Verilog前端支持1995/2001 Verilog標(biāo)準(zhǔn)。前端經(jīng)過(guò)形式化的方式綜合后，跟據(jù)RTL設(shè)計(jì)的延遲信息，經(jīng)過(guò)符號(hào)仿真處理，將設(shè)計(jì)轉(zhuǎn)換成一種內(nèi)部定義的中間表達(dá)。該表達(dá)隨后被翻譯成統(tǒng)一的形式化模型。支持word-level的綜合和符號(hào)仿真，可以有效防止由于綜合到網(wǎng)表而帶來(lái)的巨大內(nèi)存消耗，同時(shí)，設(shè)計(jì)模型緊湊的表達(dá)也使求解速度大大加快。（3）后端求解引擎后端形式化求解引擎的輸入是兩個(gè)形式化模型。專有算法會(huì)建立兩個(gè)模型之間的對(duì)應(yīng)，調(diào)用多種優(yōu)化技術(shù)，對(duì)其求解。自定義內(nèi)部表達(dá)支持語(yǔ)言的緊湊表示，可以支持上近上

9、百萬(wàn)行的程序表示。優(yōu)化形式化驗(yàn)證引擎可以求解千萬(wàn)級(jí)節(jié)點(diǎn)數(shù)的問題求解。邏輯錯(cuò)誤大部分在10分鐘之內(nèi)找到；對(duì)于浮點(diǎn)優(yōu)化的引擎可以完成大部分浮點(diǎn)運(yùn)算的自動(dòng)證明。4.4 FPGA靜態(tài)代碼分析工具在當(dāng)前FPGA代碼越來(lái)越復(fù)雜的情況下，對(duì)代碼做靜態(tài)分析成為十分重要的一環(huán)。很多的設(shè)計(jì)問題，其實(shí)就是由很小的錯(cuò)誤所導(dǎo)致，但是一旦走完綜合布局布線之后再發(fā)現(xiàn)的話，就會(huì)浪費(fèi)大量的時(shí)間，最好迭代可以在代碼靜態(tài)分析階段就完成。這樣就可以節(jié)省大量的時(shí)間。除此之外，在代碼的繼承性，規(guī)范性上也必須提出一定的要求，這樣有助于保證代碼的質(zhì)量和可靠性。本方案提供的代碼分析工具主要針對(duì)于FPGA設(shè)計(jì)，具有如下特點(diǎn)：Ø 提供眾

10、多規(guī)則集的代碼檢查功能。規(guī)則集包括RMM,STARC,DO-254，Ultrafast(此規(guī)則集是XILINX的最新方法學(xué))Ø 提供豐富的CDC檢查功能。除了支持普通的CDC檢查之外，使用其Greycell專利技術(shù)可以解決跨IP之間的CDC檢查，突破了市面上所有其他工具只能把IP當(dāng)成黑盒處理的傳統(tǒng)方法。Ø 可以自動(dòng)生成偽路徑和多周期路徑的SDC約束文件。Ø 提供綜合前的最長(zhǎng)路徑分析。Ø 提供豐富的FSM分析Ø 是FPGA靜態(tài)代碼分析的Sign-off工具。4.5 RTL自動(dòng)糾錯(cuò)工具在FPGA代碼越來(lái)越復(fù)雜的今天，Debug所花費(fèi)的時(shí)間越來(lái)越多，

11、已經(jīng)成為RTL驗(yàn)證的瓶頸，而且以每年26%的速度增加，如何快速糾錯(cuò)也成為一個(gè)必須考慮的問題。本解決方案提供一款RTL自動(dòng)糾錯(cuò)工具，可以節(jié)約60%的糾錯(cuò)時(shí)間。用戶只需要告訴工具，什么時(shí)間，什么信號(hào)，以及該信號(hào)的期望值，那么工具自動(dòng)在允許糾錯(cuò)的時(shí)間內(nèi)對(duì)導(dǎo)致該信號(hào)錯(cuò)誤的所有路徑進(jìn)行形式化處理，排除不可能的出錯(cuò)的路徑。并且給出可疑點(diǎn)及如何處理的方法。傳統(tǒng)糾錯(cuò)需要分析源代碼和波形圖，全程手動(dòng)往回追尋錯(cuò)誤源頭 使用自動(dòng)糾錯(cuò)工具，全自動(dòng)分析錯(cuò)誤來(lái)源，錯(cuò)誤生成過(guò)程和路徑，同時(shí)提出修改建議。 其主要性能指標(biāo)：Ø 在源代碼和電路圖中回放錯(cuò)誤生成路徑 Ø 在電路圖和波形表中回放修改的效應(yīng) 

12、16; 幫助用戶決定在什么地方，什么時(shí)間和怎樣作出修改 Ø 自動(dòng)查找RTL中的可疑點(diǎn)Ø 在波形圖中顯示模擬數(shù)值和建議數(shù)值 Ø 用生成路徑分析來(lái)追蹤可疑點(diǎn)4.6 TMR工具在航空航天等特殊場(chǎng)合，需要采用一些特殊的技術(shù)，TMR就是其中最重要的一種。本方案提供的TMR工具是在NASA的指導(dǎo)下開發(fā)，引入一流的，基于綜合的減少射線影響的解決方案，目的是減少功能性錯(cuò)誤的風(fēng)險(xiǎn)，包含由SEU（single event upset）引起的軟錯(cuò)誤，和由SET(single event transient )導(dǎo)致的中斷。產(chǎn)品支持XILINX和Actel的反熔絲，基于Flash和基于RA

13、M的FPGA。Ø 設(shè)計(jì)者可以采用三種不同的TMR： Local TMR, Distributed TMR和Global TMR.Ø 自動(dòng)生成三模冗余結(jié)構(gòu)電路，有效降低人工插入相關(guān)電路的復(fù)雜度與危險(xiǎn)性；Ø 支持方便靈活的設(shè)計(jì)約束方式，可以通過(guò)層次化瀏覽器、原理圖、圖形化窗口、命令行以及約束文件等多種方式加載約束條件；Ø 交互式靜態(tài)時(shí)序分析，支持SDC標(biāo)準(zhǔn)約束格式與多時(shí)鐘電路分析，支持Xilinx 的DCM（數(shù)字時(shí)鐘管理），支持增量方式分析；Ø 降低風(fēng)險(xiǎn)提高低等級(jí)芯片的抗單粒子翻轉(zhuǎn)能力；Ø 支持FPGA資源編譯后重新分配，使得用戶可以隨意

14、調(diào)整各種資源的比例；Ø 支持的廠商列表：4.7 時(shí)序收斂和設(shè)計(jì)優(yōu)化在FPGA設(shè)計(jì)中，時(shí)序分析是很重要的一環(huán)，同時(shí)時(shí)序分析也是FPGA設(shè)計(jì)的一個(gè)很大的挑戰(zhàn)，設(shè)計(jì)師必須在時(shí)序收斂，面積優(yōu)化和功耗分析上做出取舍。同時(shí)當(dāng)前的設(shè)計(jì)越來(lái)越大，時(shí)序往往是決定程序成敗的關(guān)鍵因素。當(dāng)前時(shí)序分析的方法是人工分析代碼，這需要有相當(dāng)豐富的經(jīng)驗(yàn)，或者是嘗試不同的設(shè)置參數(shù)，但是這樣又會(huì)花費(fèi)大量的嘗試時(shí)間。本方案提供一款工具可以加速時(shí)序收斂。其特點(diǎn)是不用修改代碼，利用機(jī)器學(xué)習(xí)和大數(shù)據(jù)分析來(lái)解決時(shí)序收斂和設(shè)計(jì)優(yōu)化。本工具和ISE,Vivado,QuartusII無(wú)縫接口，利用這些廠家工具的軟件選項(xiàng)，做各種組合，通過(guò)其特有的機(jī)器學(xué)習(xí)算法，自動(dòng)尋找最優(yōu)的時(shí)序選項(xiàng)策略，整個(gè)過(guò)程中不需要修改代碼。4.8 FPGA技術(shù)支持服務(wù)綜上所述，航泰信科從工具角度提供了FPGA設(shè)計(jì)開發(fā)和驗(yàn)證的完整的解決方案。但是大家都知道，工具只是輔助手段，F(xiàn)PGA設(shè)計(jì)還面臨著大量的開發(fā)難題。Ø FPGA是世界上更新最快的器件，其工藝，技術(shù)都走在最前列。這樣就有大量的新器件的采用。Ø FPGA有大量的新工具，新方法需要去學(xué)習(xí)，其與我們產(chǎn)品的上市時(shí)間形成沖突。需要盡快的掌握新技術(shù)。Ø 開發(fā)過(guò)程中碰到很多的技術(shù)問題，會(huì)消耗大量的調(diào)試時(shí)間，而由于種種原因沒有辦法得到