Verilog設(shè)計(jì)的層次與風(fēng)格

1、第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格7.1 Verilog 設(shè)計(jì)的層次設(shè)計(jì)的層次7.2 門(mén)級(jí)結(jié)構(gòu)描述門(mén)級(jí)結(jié)構(gòu)描述7.3 行為描述行為描述7.4 數(shù)據(jù)流描述數(shù)據(jù)流描述 7.5 不同描述風(fēng)格的設(shè)計(jì)不同描述風(fēng)格的設(shè)計(jì)7.6 多層次結(jié)構(gòu)電路的設(shè)計(jì)多層次結(jié)構(gòu)電路的設(shè)計(jì)7.7 基本組合電路設(shè)計(jì)基本組合電路設(shè)計(jì)7.8 基本時(shí)序電路設(shè)計(jì)基本時(shí)序電路設(shè)計(jì)屬性屬性7.9 三態(tài)邏輯設(shè)計(jì)三態(tài)邏輯設(shè)計(jì)第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系

2、材料與能源學(xué)院微電子工程系7.1 Verilog設(shè)計(jì)的層次設(shè)計(jì)的層次Verilog HDL是硬件描述語(yǔ)言的一種，用于數(shù)字電是硬件描述語(yǔ)言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。設(shè)計(jì)者可用它進(jìn)行各種級(jí)別的邏輯設(shè)子系統(tǒng)設(shè)計(jì)。設(shè)計(jì)者可用它進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，可用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分計(jì)，可用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語(yǔ)言。述語(yǔ)言。Verilog既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述語(yǔ)言。述語(yǔ)言。Verilog 較為適合系統(tǒng)級(jí)較為適合系統(tǒng)級(jí)(System)、算

3、法級(jí)、算法級(jí)(Alogrithem)、寄存器傳輸級(jí)、寄存器傳輸級(jí)(RTL)、邏輯、邏輯(Logic)、門(mén)級(jí)門(mén)級(jí)(Gate)和電路開(kāi)關(guān)級(jí)和電路開(kāi)關(guān)級(jí)(Switch)的設(shè)計(jì)。的設(shè)計(jì)。第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系Verilog描述的模型可以是實(shí)際電路描述的模型可以是實(shí)際電路五五級(jí)不同級(jí)別的抽級(jí)不同級(jí)別的抽象：象：1.系統(tǒng)級(jí)系統(tǒng)級(jí)(system level): 用高級(jí)語(yǔ)言結(jié)構(gòu)（如用高級(jí)語(yǔ)言結(jié)構(gòu)（如case語(yǔ)句）語(yǔ)句）實(shí)現(xiàn)的設(shè)計(jì)模塊外部性能的模型；實(shí)現(xiàn)的設(shè)計(jì)模塊外部性能的模型；2.算算法級(jí)法級(jí)(algorithmic l

4、evel): 用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)的設(shè)用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)的設(shè)計(jì)算法模型（寫(xiě)出邏輯表達(dá)式）；計(jì)算法模型（寫(xiě)出邏輯表達(dá)式）；3.RTL級(jí)級(jí)(register transfer level): 描述數(shù)據(jù)在寄存器之描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型；間流動(dòng)和如何處理這些數(shù)據(jù)的模型；4.門(mén)級(jí)門(mén)級(jí)(gate level): 描述邏輯門(mén)（如與門(mén)、非門(mén)、或門(mén)、描述邏輯門(mén)（如與門(mén)、非門(mén)、或門(mén)、與非門(mén)、三態(tài)門(mén)等）以及邏輯門(mén)之間連接的模型；與非門(mén)、三態(tài)門(mén)等）以及邏輯門(mén)之間連接的模型；5.開(kāi)關(guān)級(jí)開(kāi)關(guān)級(jí)(switch level): 描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)及其之間連接的模型。及

5、其之間連接的模型。第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系Verilog設(shè)計(jì)的描述風(fēng)格設(shè)計(jì)的描述風(fēng)格(建模建模)分為分為3種：種：1.結(jié)構(gòu)結(jié)構(gòu)(Structural)描述：描述：先描述功能的邏輯電路圖，先描述功能的邏輯電路圖，再調(diào)用庫(kù)中的標(biāo)準(zhǔn)元器件或已設(shè)計(jì)好的模塊加以再調(diào)用庫(kù)中的標(biāo)準(zhǔn)元器件或已設(shè)計(jì)好的模塊加以描述描述，就是表示元器件之間的互連，就是表示元器件之間的互連，將它們組裝將它們組裝起來(lái)，形成更為復(fù)雜的設(shè)計(jì)起來(lái)，形成更為復(fù)雜的設(shè)計(jì)。2.行為行為(Behavioural)描述：描述：對(duì)設(shè)計(jì)實(shí)體按算法的路徑對(duì)設(shè)計(jì)實(shí)體按算

6、法的路徑來(lái)描述來(lái)描述，只描述所希望電路的功能或者說(shuō)電路行為，只描述所希望電路的功能或者說(shuō)電路行為，而沒(méi)有直接指明或涉及實(shí)現(xiàn)這些行為的硬件結(jié)構(gòu)。而沒(méi)有直接指明或涉及實(shí)現(xiàn)這些行為的硬件結(jié)構(gòu)。3.數(shù)據(jù)流數(shù)據(jù)流(Data Flow)描述：描述：以規(guī)定設(shè)計(jì)中的各種寄存以規(guī)定設(shè)計(jì)中的各種寄存器形式為特征，然后在寄存器之間插入組合邏輯，器形式為特征，然后在寄存器之間插入組合邏輯，描述數(shù)據(jù)流程的運(yùn)動(dòng)路徑、運(yùn)動(dòng)方向和運(yùn)動(dòng)結(jié)果描述數(shù)據(jù)流程的運(yùn)動(dòng)路徑、運(yùn)動(dòng)方向和運(yùn)動(dòng)結(jié)果。第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系7.2 用庫(kù)元件實(shí)現(xiàn)結(jié)構(gòu)描述用庫(kù)元

7、件實(shí)現(xiàn)結(jié)構(gòu)描述調(diào)用調(diào)用Verilog HDL內(nèi)置內(nèi)置(內(nèi)部預(yù)先定義好的內(nèi)部預(yù)先定義好的)基本門(mén)基本門(mén)級(jí)元件，或用戶自定義基本元件級(jí)元件，或用戶自定義基本元件(UDP)來(lái)對(duì)硬件電來(lái)對(duì)硬件電路進(jìn)行路進(jìn)行結(jié)構(gòu)描述結(jié)構(gòu)描述。實(shí)現(xiàn)方法：實(shí)現(xiàn)方法：1. 調(diào)用開(kāi)關(guān)級(jí)元件；調(diào)用開(kāi)關(guān)級(jí)元件；2. 調(diào)用調(diào)用Verilog內(nèi)置的基本門(mén)級(jí)元件；內(nèi)置的基本門(mén)級(jí)元件；3. 用戶自定義元件：用戶自定義元件：根據(jù)不同用戶的需要，由根據(jù)不同用戶的需要，由用戶自己定義的模塊，定義好以后可以象內(nèi)用戶自己定義的模塊，定義好以后可以象內(nèi)置基本門(mén)級(jí)元件一樣被調(diào)用置基本門(mén)級(jí)元件一樣被調(diào)用；4. 通過(guò)例化方式調(diào)用以不同方式表述的模塊元通過(guò)例

8、化方式調(diào)用以不同方式表述的模塊元件件。第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系1.內(nèi)置基本門(mén)級(jí)元件內(nèi)置基本門(mén)級(jí)元件(14個(gè)）個(gè)）多輸入門(mén)多輸入門(mén)u and（與門(mén)）（與門(mén)）u nand（與非門(mén)）（與非門(mén)）u or（或門(mén)）（或門(mén)）u nor（或非門(mén)）（或非門(mén)）u xor（異或門(mén)）（異或門(mén)）u xnor（異或非門(mén)）（異或非門(mén)）多輸出門(mén)多輸出門(mén)u buf（緩沖器）（緩沖器）u not（非門(mén)）（非門(mén)）三態(tài)門(mén)三態(tài)門(mén)u bufif0(低電平使能緩沖低電平使能緩沖器）器）u bufif1(高電平使能緩沖高電平使能緩沖器）器）u notif

9、0(低電平使能非門(mén)）低電平使能非門(mén)）u notif1(高電平使能非門(mén)）高電平使能非門(mén)）上拉、下拉電阻上拉、下拉電阻u pullup(上拉電阻）上拉電阻）u pulldown(下拉電阻）下拉電阻）第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系基本門(mén)的邏輯真值表基本門(mén)的邏輯真值表 nand 有有0則則1，全，全1則則0，其它，其它x； nor 有有1則則0，全，全0則則1，其它，其它x； xor 01則則1， 全全1則則0

10、，全，全0則則0，其它，其它x； xnor 全全0則則1，全，全1則則1，01則則0， 其它其它x； buf 入出相同；入出相同； not 01相反，其它相反，其它x； bufif1 0控則控則z，1控則同；控則同； bufif0 1控則控則z，0控則同；控則同； notif1 0控則控則z，1控則反；控則反； notif0 1控則控則z，0控則反?？貏t反。第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系2.多輸入門(mén)多輸入門(mén)包括包括6種門(mén)級(jí)元件：種門(mén)級(jí)元件：and、nand、or、nor、xor、xnor。特點(diǎn)：有特點(diǎn)：有1個(gè)或多

11、個(gè)輸出，但只有個(gè)或多個(gè)輸出，但只有1個(gè)輸入。個(gè)輸入。3.多輸出門(mén)多輸出門(mén)包括包括2種門(mén)級(jí)元件：種門(mén)級(jí)元件：not 和和buf。特點(diǎn)：有特點(diǎn)：有1個(gè)或多個(gè)輸出，但只有個(gè)或多個(gè)輸出，但只有1個(gè)輸入。個(gè)輸入。 第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系4.三態(tài)門(mén)三態(tài)門(mén)有一個(gè)輸出、一個(gè)數(shù)據(jù)輸入和一個(gè)控制輸入。有一個(gè)輸出、一個(gè)數(shù)據(jù)輸入和一個(gè)控制輸入。特點(diǎn)：數(shù)據(jù)輸出端可以實(shí)現(xiàn)三態(tài)輸出特點(diǎn)：數(shù)據(jù)輸出端可以實(shí)現(xiàn)三態(tài)輸出 。 bufif0(低電平使能緩沖器低電平使能緩沖器)：若控制輸入為：若控制輸入為1，則輸出為，則輸出為z(輸出端輸出端處于

12、高阻狀態(tài)處于高阻狀態(tài))；若控制輸入為；若控制輸入為0，輸入數(shù)據(jù)被傳輸至輸出端。，輸入數(shù)據(jù)被傳輸至輸出端。 bufif1(高電平使能緩沖器高電平使能緩沖器)：若控制輸入為：若控制輸入為1，則輸入數(shù)據(jù)被傳，則輸入數(shù)據(jù)被傳輸至輸出端；若控制輸入為輸至輸出端；若控制輸入為0，則輸出為，則輸出為z。 notif0(低電平使能非門(mén)低電平使能非門(mén))：若控制輸入為：若控制輸入為1，則輸出為，則輸出為z；若控制；若控制輸入為輸入為0，則輸出端是輸入數(shù)據(jù)值的邏輯非。，則輸出端是輸入數(shù)據(jù)值的邏輯非。 notif1(高電平使能非門(mén)高電平使能非門(mén))：若控制輸入為：若控制輸入為1，則輸出端是輸入數(shù)，則輸出端是輸入數(shù)據(jù)值的

13、邏輯非；若控制輸入為據(jù)值的邏輯非；若控制輸入為0；則輸出為；則輸出為z。第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系5.上拉門(mén)、下拉門(mén)上拉門(mén)、下拉門(mén)(電阻電阻)上拉門(mén)：上拉門(mén)：pullup，將輸出置為，將輸出置為1。下拉門(mén)：下拉門(mén)：pulldown，將輸出置為，將輸出置為0。它們都只有一個(gè)輸出端口而沒(méi)有輸入端口。它們都只有一個(gè)輸出端口而沒(méi)有輸入端口。6.庫(kù)元件調(diào)用格式：庫(kù)元件調(diào)用格式：基本門(mén)元件名基本門(mén)元件名 ()；列表順序：列表順序：(輸出輸出1，輸出，輸出2，輸入，輸入1，輸入輸入2，)；端口連接須用位置關(guān)聯(lián)法。端口連接須

14、用位置關(guān)聯(lián)法。第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系7.各門(mén)元件的調(diào)用各門(mén)元件的調(diào)用 （1）多輸入門(mén)多輸入門(mén)端口列表順序端口列表順序 (輸出輸出, 輸入輸入1, 輸入輸入2, 輸入輸入3 ); and a1(out, in1, in2, in3); （2）三態(tài)門(mén)三態(tài)門(mén)端口列表順序端口列表順序 (輸出輸出, 輸入輸入, 使能控制端使能控制端); bufif1 mytri1(out, in, enable); （3）多輸出門(mén)多輸出門(mén)端口列表順序端口列表順序 (輸出輸出1, 輸出輸出2, , 輸入輸入); not N1(out

15、1, out2, in);第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系8.門(mén)級(jí)結(jié)構(gòu)描述門(mén)級(jí)結(jié)構(gòu)描述用基本門(mén)實(shí)現(xiàn)的用基本門(mén)實(shí)現(xiàn)的4選選1 MUX原理圖原理圖 第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系【例【例7.1】 調(diào)用門(mén)元件實(shí)現(xiàn)的調(diào)用門(mén)元件實(shí)現(xiàn)的4選選1 MUXmodule mux4_1a(out,in1,in2,in3,in4,s0,s1);input in1,in2,in3,in4,s0,s1; output out;wire s0_n,s1_n,w,

16、x,y,z;not (s0_n,s0),(s1_n,s1);and (w,in1,s0_n,s1_n),(x,in2,s0_n,s1), (y,in3,s0,s1_n),(z,in4,s0,s1);or (out,w,x,y,z);endmodule第五章第五章 Verilog運(yùn)算符與結(jié)構(gòu)描述語(yǔ)句運(yùn)算符與結(jié)構(gòu)描述語(yǔ)句 材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系9. 用戶自定義元件用戶自定義元件(UDP)(9.2：P272)UDP：User Defined Primitive可利用可利用UDP來(lái)定義有自己特色的用于仿真的基本來(lái)定義有自己特色的用于仿真的基本邏輯元件模塊并建立相應(yīng)的原語(yǔ)庫(kù)

17、。邏輯元件模塊并建立相應(yīng)的原語(yǔ)庫(kù)。使用使用UDP定義后，就能夠象調(diào)用基本門(mén)元件一樣定義后，就能夠象調(diào)用基本門(mén)元件一樣在模塊中使用，但端口列表只能有位置關(guān)聯(lián)。在模塊中使用，但端口列表只能有位置關(guān)聯(lián)。UDP在在ModelSimt和和Quartus 等等EDA工具可綜工具可綜合，但在合，但在Pynplify Pro 等等EDA工具不可綜合。工具不可綜合。UDP模塊的結(jié)構(gòu)與一般模塊類似，只是不用模塊的結(jié)構(gòu)與一般模塊類似，只是不用module而改用而改用primitive關(guān)鍵詞開(kāi)始，不用關(guān)鍵詞開(kāi)始，不用endmodule而改用而改用endprimitive關(guān)鍵詞結(jié)束。關(guān)鍵詞結(jié)束。第五章第五章 Veril

18、og運(yùn)算符與結(jié)構(gòu)描述語(yǔ)句運(yùn)算符與結(jié)構(gòu)描述語(yǔ)句 材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系與與一般的模塊相比，一般的模塊相比，UDP模塊具有下面一些特點(diǎn)：模塊具有下面一些特點(diǎn)：1.UDP的輸出端口只能有一個(gè)，且必須位于端口列表的的輸出端口只能有一個(gè)，且必須位于端口列表的第一項(xiàng)。只有輸出端口能被定義為第一項(xiàng)。只有輸出端口能被定義為reg類型。類型。2.UDP的輸入端口可有多個(gè)，一般時(shí)序電路的輸入端口可有多個(gè)，一般時(shí)序電路UDP的輸入的輸入端口可多至端口可多至9個(gè)，組合電路個(gè)，組合電路UDP的輸入端口可多至的輸入端口可多至10個(gè)。個(gè)。3. 所有的端口變量必須是所有的端口變量必須是1位標(biāo)量。

19、位標(biāo)量。4.在在table表項(xiàng)中，只能出現(xiàn)表項(xiàng)中，只能出現(xiàn)0、1、x三種狀態(tài)，不能出三種狀態(tài)，不能出現(xiàn)現(xiàn)z狀態(tài)。狀態(tài)。第五章第五章 Verilog運(yùn)算符與結(jié)構(gòu)描述語(yǔ)句運(yùn)算符與結(jié)構(gòu)描述語(yǔ)句 材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系1.UDP的定義的定義(primitiveendprimitive)primitive 元件名（輸出端口，輸入端口元件名（輸出端口，輸入端口1，輸入端口，輸入端口2，）output 輸出端口名；輸出端口名；input 輸入端口輸入端口1，輸入端口，輸入端口2，；reg 輸出端口名；輸出端口名；initial begin 輸出端口或內(nèi)部寄存器賦初值（輸出端口或

20、內(nèi)部寄存器賦初值（0，1或或x）；）； endtable /輸入輸入1 輸入輸入2 ：輸出：輸出 真值列表真值列表endtableendprimitive只有一個(gè)輸出端口只有一個(gè)輸出端口第五章第五章 Verilog運(yùn)算符與結(jié)構(gòu)描述語(yǔ)句運(yùn)算符與結(jié)構(gòu)描述語(yǔ)句 材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系2.組合電路組合電路UDP元件元件primitive carry_udp(cout,cin,a,b);input cin,a,b; output cout;table/cin a b : cout /真值表真值表 0 0 0 : 0; 0 1 0 : 0; 0 0 1 : 0; 0 1 1

21、: 1; 1 0 0 : 0; 1 0 1 : 1; 1 1 0 : 1; 1 1 1 : 1;endtableendprimitive 【例例9.3】 1位全加器進(jìn)位輸出位全加器進(jìn)位輸出UDP元件元件第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系primitive carry_udpx(cout,cin,a,b);input cin,a,b;output cout;table/cin a b : cout /真值表真值表 0 0 0 : 0; 0 1 0 : 0; 0 0 1 : 0; 0 1 1 : 1; 1 0 0 : 0

22、; 1 0 1 : 1; 1 1 0 : 1; 1 1 1 : 1; 0 0 x : 0; 0 x 0 : 0; x 0 0 : 0; 1 1 x : 1; 1 x 1 : 1; x 1 1 : 1;endtableendprimitive 【例例9.4】包含包含x態(tài)輸入的態(tài)輸入的1位全加器進(jìn)位輸出位全加器進(jìn)位輸出UDP元件元件第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系 【例例9.5】用簡(jiǎn)縮符用簡(jiǎn)縮符“？”表述的表述的1位全加器進(jìn)位輸出位全加器進(jìn)位輸出UDP元件元件primitive carry_udpx(cout,cin,

23、a,b);input cin,a,b;output cout;table/cin a b : cout /真值表真值表 ? 0 0 : 0; /只要有兩個(gè)輸入為只要有兩個(gè)輸入為0，則進(jìn)位輸出肯定為，則進(jìn)位輸出肯定為0 0 ? 0 : 0; 0 0 ? : 0; ? 1 1 : 1; /只要有兩個(gè)輸入為只要有兩個(gè)輸入為1，則進(jìn)位輸出肯定為，則進(jìn)位輸出肯定為1 1 ? 1 : 1; 1 1 ? : 1;endtableendprimitive第五章第五章 Verilog運(yùn)算符與結(jié)構(gòu)描述語(yǔ)句運(yùn)算符與結(jié)構(gòu)描述語(yǔ)句 材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系3.時(shí)序電路時(shí)序電路UDPprimi

24、tive latch(q,clk,reset,d);input clk,reset,d;output q;reg q;initial q=1b1; /初始化初始化table/clk reset d : state : q ? 1 ? : ? : 0; 0 0 0 : ? : 0; 0 0 1 : ? : 1; 1 0 ? : ? : -; endtableendprimitive【例例9.6】 電平敏感的電平敏感的1位數(shù)據(jù)鎖存器位數(shù)據(jù)鎖存器UDP元件元件第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系 【例例9.7】 上升沿觸發(fā)的

25、上升沿觸發(fā)的D觸發(fā)器觸發(fā)器UDP元件元件primitive dff_udp(q,d,clk);input d,clk; output q;reg q;table/clk d : state : q(01) 0 : ? : 0; /上升沿到來(lái)，輸出上升沿到來(lái)，輸出q=d(01) 1 : ? : 1;(0 x) 1 : 1 : 1;(0 x) 0 : 0 : 0;(?0) ? : ? : -; /沒(méi)有上升沿到來(lái)，輸出沒(méi)有上升沿到來(lái)，輸出q保持原值保持原值? (?) : ? : -; /時(shí)鐘不變，輸出也不變時(shí)鐘不變，輸出也不變endtableendprimitive第五章第五章 Verilog運(yùn)算符

26、與結(jié)構(gòu)描述語(yǔ)句運(yùn)算符與結(jié)構(gòu)描述語(yǔ)句 材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系縮記符縮記符含義含義說(shuō)明說(shuō)明x不定態(tài)不定態(tài)？0、1或或x只能表示輸入只能表示輸入b0或或1只能表示輸入只能表示輸入-保持不變保持不變只用于時(shí)序元件的輸出只用于時(shí)序元件的輸出（vy）代表代表(01), (10), (0 x), (1x), (x1), (x0), (?1)等等從邏輯從邏輯v到邏輯到邏輯y的轉(zhuǎn)變的轉(zhuǎn)變*同同(?)表示輸入端有任何變化表示輸入端有任何變化R或或r同同(01)表示上升沿表示上升沿F或或f同同(10)表示下降沿表示下降沿P或或p(01), (0 x)或或(x1)包含包含x態(tài)的上升沿跳變

27、態(tài)的上升沿跳變N或或n(10),(1x)或或(x0)包含包含x態(tài)的下降沿跳變態(tài)的下降沿跳變UDP中的縮記中的縮記符符第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系7.3 行為描述行為描述行為描述就是對(duì)設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的描述，其抽行為描述就是對(duì)設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的描述，其抽象程度遠(yuǎn)高于結(jié)構(gòu)描述方式。象程度遠(yuǎn)高于結(jié)構(gòu)描述方式。行為描述類似于高級(jí)編程語(yǔ)言，當(dāng)描述一個(gè)設(shè)計(jì)實(shí)行為描述類似于高級(jí)編程語(yǔ)言，當(dāng)描述一個(gè)設(shè)計(jì)實(shí)體的行為時(shí)，無(wú)需知道具體電路的結(jié)構(gòu)，只需要描體的行為時(shí)，無(wú)需知道具體電路的結(jié)構(gòu)，只需要描述清楚輸入與輸出信號(hào)的行為，而不

28、需要花費(fèi)更多述清楚輸入與輸出信號(hào)的行為，而不需要花費(fèi)更多的精力關(guān)注設(shè)計(jì)功能的門(mén)級(jí)實(shí)現(xiàn)的精力關(guān)注設(shè)計(jì)功能的門(mén)級(jí)實(shí)現(xiàn)。第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系【例例7.2】 用用case語(yǔ)句描述的語(yǔ)句描述的4選選1 MUXmodule mux4_1b(out,in1,in2,in3,in4,s0,s1);input in1,in2,in3,in4,s0,s1; output reg out;always(*) /使用通配符使用通配符case(s0,s1)2b00:out=in1;2b01:out=in2;2b10:out=in

29、3;2b11:out=in4;default:out=2bx;endcaseendmodule第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系【例例7.3】行為描述的行為描述的4位計(jì)數(shù)器位計(jì)數(shù)器module count4(clk, clr, out);input clk, clr;output3:0 out;reg3:0 out;always (posedge clk or posedge clr)beginif(clr) out = 0; else out = out + 1;endendmodule第七章第七章 Verilog

30、設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系采用行為描述方式時(shí)需注意：采用行為描述方式時(shí)需注意：1.用行為描述模式設(shè)計(jì)電路，可以降低設(shè)計(jì)難度。用行為描述模式設(shè)計(jì)電路，可以降低設(shè)計(jì)難度。行為描述只需表示輸入與輸出之間的關(guān)系，不行為描述只需表示輸入與輸出之間的關(guān)系，不需要包含任何結(jié)構(gòu)方面的信息。需要包含任何結(jié)構(gòu)方面的信息。2.設(shè)計(jì)者只需寫(xiě)出源程序，而挑選電路方案的工設(shè)計(jì)者只需寫(xiě)出源程序，而挑選電路方案的工作由作由EDA軟件自動(dòng)完成。軟件自動(dòng)完成。3.在電路的規(guī)模較大或者需要描述復(fù)雜的邏輯關(guān)在電路的規(guī)模較大或者需要描述復(fù)雜的邏輯關(guān)系時(shí)，應(yīng)首先考慮用行為描述方式

31、設(shè)計(jì)電路，系時(shí)，應(yīng)首先考慮用行為描述方式設(shè)計(jì)電路，如果設(shè)計(jì)的結(jié)果不能滿足資源占有率的要求，如果設(shè)計(jì)的結(jié)果不能滿足資源占有率的要求，則應(yīng)改變描述方式。則應(yīng)改變描述方式。第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系7.4 數(shù)據(jù)流描述數(shù)據(jù)流描述數(shù)據(jù)流描述方式主要使用持續(xù)賦值語(yǔ)句，多用于描數(shù)據(jù)流描述方式主要使用持續(xù)賦值語(yǔ)句，多用于描述組合邏輯電路，其格式為：述組合邏輯電路，其格式為： assign LHS_net=RHS_expression;右邊表達(dá)式中的操作數(shù)無(wú)論何時(shí)發(fā)生變化，都會(huì)引右邊表達(dá)式中的操作數(shù)無(wú)論何時(shí)發(fā)生變化，都會(huì)引起表

32、達(dá)式值的重新計(jì)算起表達(dá)式值的重新計(jì)算, 并將重新計(jì)算后的值賦予并將重新計(jì)算后的值賦予左邊表達(dá)式的左邊表達(dá)式的net型變量。型變量。第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系【例例7.4】 數(shù)據(jù)流描述的數(shù)據(jù)流描述的4選選1 MUXmodule mux4_1c(out,in1,in2,in3,in4,s0,s1);input in1,in2,in3,in4,s0,s1; output out;assign out=(in1 & s0 & s1)|(in2 & s0 & s1)|(in3&

33、s0 & s1)|(in4 & s0 & s1);endmodule第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系用數(shù)據(jù)流描述方式設(shè)計(jì)電路與用傳統(tǒng)的邏輯方程設(shè)用數(shù)據(jù)流描述方式設(shè)計(jì)電路與用傳統(tǒng)的邏輯方程設(shè)計(jì)電路很相似。設(shè)計(jì)中只要有了布爾代數(shù)表達(dá)式就計(jì)電路很相似。設(shè)計(jì)中只要有了布爾代數(shù)表達(dá)式就很容易將它用數(shù)據(jù)流方式表達(dá)出來(lái)。很容易將它用數(shù)據(jù)流方式表達(dá)出來(lái)。表達(dá)方法是用表達(dá)方法是用Verilog中的邏輯運(yùn)算符置換布爾邏輯中的邏輯運(yùn)算符置換布爾邏輯運(yùn)算符即可。比如，如果邏輯表達(dá)式為：運(yùn)算符即可。比如，如果邏輯表達(dá)

34、式為：f=ab+cd，則用數(shù)據(jù)流方式描述為：則用數(shù)據(jù)流方式描述為： assign F=(a&b)|(c&d)數(shù)據(jù)流描述有時(shí)也表示行為，有時(shí)也含有結(jié)構(gòu)信息，數(shù)據(jù)流描述有時(shí)也表示行為，有時(shí)也含有結(jié)構(gòu)信息，因此，有的描述形式究竟屬于哪一種會(huì)很難界定，因此，有的描述形式究竟屬于哪一種會(huì)很難界定，但這絕對(duì)不會(huì)影響具體描述的應(yīng)用。但這絕對(duì)不會(huì)影響具體描述的應(yīng)用。下面是下面是2選選1MUX三種不同的描述。三種不同的描述。第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系【例例7.6】門(mén)級(jí)結(jié)構(gòu)描述的門(mén)級(jí)結(jié)構(gòu)描述的2選選1MUXmod

35、ule MUX2_1a(output out, input a, b, sel);wire sel_, a1, a2;not (sel_, sel);and (a1, a, sel_), (a2, b, sel);or (out, a1, a2);endmoduleabselsel_a1a2out第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系【例例7.7】行為描述的行為描述的2選選1MUXmodule MUX2_1b(out, a, b, sel);output out;input a, b, sel;reg out;alway

36、s (a or b or sel)beginif(sel) out = b; else out = a;endendmodule第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系【例例7.8】數(shù)據(jù)流描述的數(shù)據(jù)流描述的2選選1MUXmodule MUX2_1c(out, a, b, sel);output out;input a, b, sel;assign out = sel ? b : a;endmodule第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系7.5 不同

37、描述風(fēng)格的設(shè)計(jì)不同描述風(fēng)格的設(shè)計(jì)對(duì)設(shè)計(jì)者而言，采用的描述級(jí)別越高，設(shè)計(jì)越容易；對(duì)設(shè)計(jì)者而言，采用的描述級(jí)別越高，設(shè)計(jì)越容易；對(duì)綜合器而言，行為級(jí)的描述為綜合器的優(yōu)化提供對(duì)綜合器而言，行為級(jí)的描述為綜合器的優(yōu)化提供了更大的空間，較之門(mén)級(jí)結(jié)構(gòu)描述更能發(fā)揮綜合器了更大的空間，較之門(mén)級(jí)結(jié)構(gòu)描述更能發(fā)揮綜合器的性能，所以在電路設(shè)計(jì)中，除非一些關(guān)鍵路徑的的性能，所以在電路設(shè)計(jì)中，除非一些關(guān)鍵路徑的設(shè)計(jì)采用門(mén)級(jí)結(jié)構(gòu)描述外，一般更多地采用行為建設(shè)計(jì)采用門(mén)級(jí)結(jié)構(gòu)描述外，一般更多地采用行為建模方式。模方式。第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工

38、程系7.5.1 半加器設(shè)計(jì)半加器設(shè)計(jì)【例例7.10】數(shù)據(jù)流描述的數(shù)據(jù)流描述的1位半加器位半加器module h_add2 (a, b, so, co);input a, b;output so, co;assign so = a b;assign co = a & b;endmodule 【例例7.9】門(mén)級(jí)結(jié)構(gòu)描述的門(mén)級(jí)結(jié)構(gòu)描述的1位半加器位半加器module h_add1(a, b, so, co);input a, b;output sum, cout;and (co, a, b);xor (so, a, b);endmodule第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層

39、次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系【例例7.11】行為描述的行為描述的1位半加器位半加器module h_add3(a, b, so, co);input a, b;output sum, cout; reg sum, cout;always ( a or b)begin case(a, b) 2b00: begin so = 0; co = 0; end 2b01: begin so = 1; co = 0; end 2b10: begin so = 1; co = 0; end 2b11: begin so = 0; co = 1; endendcaseenden

40、dmodule第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系1位全加器門(mén)級(jí)結(jié)構(gòu)原理圖位全加器門(mén)級(jí)結(jié)構(gòu)原理圖absumcoutcs1m1m2m37.5.2 1位全位全加器設(shè)計(jì)加器設(shè)計(jì)第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系【例例7.12】調(diào)用元件實(shí)現(xiàn)調(diào)用元件實(shí)現(xiàn)(門(mén)級(jí)結(jié)構(gòu)描述門(mén)級(jí)結(jié)構(gòu)描述)的的1位全加器位全加器module full_add1(a, b, cin, sum, cout);input a, b, cin;output sum, cout;wire

41、 s1, m1, m2, m3;and (m1, a, b), (m2, b, cin), (m3, a, cin);xor (s1, a, b), (sum, s1, cin);or (cout, m1, m2, m3);endmoduleabsumcoutcs1m1m2m3第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系【例例7.13】數(shù)據(jù)流描述的數(shù)據(jù)流描述的1位全加器位全加器module full_add2(a, b, cin, sum, cout);input a, b, cin;output sum, cout;/ 方式

42、方式1assign sum = a b cin;assign cout = (a & b ) | (b & cin ) | (cin & a );/ 方式方式2/assign cout, sum = a + b +cin;endmoduleabsumcoutcs1m1m2m3第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系【例例7.14】行為描述的行為描述的1位全加器位全加器module full_add4(a, b, cin, sum, cout);input a, b, cin;output sum,

43、cout;reg sum, cout;reg m1, m2, m3;always ( a or b or cin )beginsum = (a b) cin;m1 = a & b; m2 = b & cin; m3 = a & cin;cout = (m1 | m2) | m3;endendmoduleabsumcoutcs1m1m2m3第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系采用層次化方式設(shè)計(jì)采用層次化方式設(shè)計(jì)1位全加器位全加器兩個(gè)半加器和一個(gè)或門(mén)構(gòu)成一個(gè)全加器：兩個(gè)半加器和一個(gè)或門(mén)構(gòu)成一個(gè)全加器

44、： 半加器為底層模塊，全加器為頂層模塊，在頂半加器為底層模塊，全加器為頂層模塊，在頂層模塊中調(diào)用底層模塊（模塊例化）來(lái)構(gòu)成整個(gè)系層模塊中調(diào)用底層模塊（模塊例化）來(lái)構(gòu)成整個(gè)系統(tǒng)，類似在原理圖設(shè)計(jì)中調(diào)用元器件。統(tǒng)，類似在原理圖設(shè)計(jì)中調(diào)用元器件。第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系【例例7.15】 用模塊例化方式設(shè)計(jì)的用模塊例化方式設(shè)計(jì)的1位全加器位全加器頂層設(shè)計(jì)頂層設(shè)計(jì)module full_add(ain,bin,cin,sum,cout);input ain,bin,cin; output sum,cout;wire

45、d,e,f; /用于內(nèi)部連接的節(jié)點(diǎn)信號(hào)用于內(nèi)部連接的節(jié)點(diǎn)信號(hào)half_add u1(ain,bin,e,d); /半加器模塊調(diào)用，采用位置關(guān)聯(lián)方式半加器模塊調(diào)用，采用位置關(guān)聯(lián)方式half_add u2(e,cin,sum,f); or u3(cout,d,f); /或門(mén)調(diào)用或門(mén)調(diào)用endmodule第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系【例例7.16】 半加器定義半加器定義module half_add(a,b,so,co);input a,b; output so,co;assign co=a&b; assig

46、n so=ab;endmodule第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系4位全加器結(jié)構(gòu)示意圖位全加器結(jié)構(gòu)示意圖a0b0cinsum01位全加器a1b1cin11位全加器a3b3cin31位全加器sum1sum3a2b2cin21位全加器sum2cout7.5.3 4位全位全加器設(shè)計(jì)加器設(shè)計(jì)第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系【例例7.17】結(jié)構(gòu)描述的結(jié)構(gòu)描述的4位級(jí)聯(lián)全加器位級(jí)聯(lián)全加器include full_add1.vmodule add4_

47、1(sum, cout, a, b, cin);output 3:0 sum;output cout;input 3:0 a, b;input cin;full_add1 f0(a0, b0, cin, sum0, cin1); full_add1 f1(a1, b1, cin1, sum1, cin2);full_add1 f2(a2, b2, cin2, sum2, cin3);full_add1 f3(a3, b3, cin3, sum3, cout);endmodule第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系結(jié)構(gòu)描

48、述的結(jié)構(gòu)描述的4位全加器位全加器RTL圖圖第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系【例例7.18】數(shù)據(jù)流描述的數(shù)據(jù)流描述的4位全加器位全加器module add4_2(cout, sum, a, b, cin);output3:0 sum;output cout;input3:0 a, b;input cin;assign cout, sum = a + b + cin;endmodule第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系【例例7.19】行為描述

49、的行為描述的4位全加器位全加器module add4_3(cout, sum, a, b, cin);output3:0 sum;output cout;input3:0 a, b;input cin;reg3:0 sum;reg cout;always (a or b or cin)begincout, sum = a + b + cin;endendmodule第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系行為和數(shù)據(jù)流描述的行為和數(shù)據(jù)流描述的4位全加器位全加器RTL圖圖第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與

50、風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系7.6 多層次結(jié)構(gòu)電路的設(shè)計(jì)多層次結(jié)構(gòu)電路的設(shè)計(jì)如果數(shù)字系統(tǒng)比較復(fù)雜，可采用如果數(shù)字系統(tǒng)比較復(fù)雜，可采用“Top-down”的方的方法進(jìn)行設(shè)計(jì)。法進(jìn)行設(shè)計(jì)。首先把系統(tǒng)分為幾個(gè)模塊，每個(gè)模塊再分為幾個(gè)子首先把系統(tǒng)分為幾個(gè)模塊，每個(gè)模塊再分為幾個(gè)子模塊，以此類推，直到易于實(shí)現(xiàn)為止。模塊，以此類推，直到易于實(shí)現(xiàn)為止。這種這種“Top-down”的方法能夠把復(fù)雜的設(shè)計(jì)分解為的方法能夠把復(fù)雜的設(shè)計(jì)分解為許多簡(jiǎn)單的邏輯來(lái)實(shí)現(xiàn)，同時(shí)也適合于多人進(jìn)行分許多簡(jiǎn)單的邏輯來(lái)實(shí)現(xiàn)，同時(shí)也適合于多人進(jìn)行分工合作，如同用工合作，如同用C語(yǔ)言編寫(xiě)大型軟件一樣。語(yǔ)言編寫(xiě)

51、大型軟件一樣。Verilog語(yǔ)言能夠很好地支持這種語(yǔ)言能夠很好地支持這種“Top-down”的設(shè)的設(shè)計(jì)方法計(jì)方法。多層次結(jié)構(gòu)電路的描述既可以采用文本方式，也可多層次結(jié)構(gòu)電路的描述既可以采用文本方式，也可以用圖形和文本混合設(shè)計(jì)的方式。以用圖形和文本混合設(shè)計(jì)的方式。第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系用一個(gè)用一個(gè)8位累加器的設(shè)計(jì)為例來(lái)說(shuō)明這兩種設(shè)計(jì)方式。位累加器的設(shè)計(jì)為例來(lái)說(shuō)明這兩種設(shè)計(jì)方式。1.圖形與文本混合設(shè)計(jì)圖形與文本混合設(shè)計(jì): 用文本先設(shè)計(jì)一個(gè)用文本先設(shè)計(jì)一個(gè)8位全加器和一個(gè)位全加器和一個(gè)8位寄存位寄存器，再用電路

52、圖連接起來(lái)。器，再用電路圖連接起來(lái)。第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系8位全加器位全加器module add8(sum,cout,b,a,cin);output7:0 sum;output cout;input7:0 a,b;input cin;assign cout,sum=a+b+cin;endmodule8位寄存器位寄存器module reg8(qout,in,clk,clear);output7:0 qout;input7:0 in;input clk,clear;reg7:0 qout;always (po

53、sedge clk or posedge clear)beginif(clear) qout=0; /異步清異步清0else qout=in;endendmodule第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系將設(shè)計(jì)項(xiàng)目設(shè)置成可調(diào)用的元件將設(shè)計(jì)項(xiàng)目設(shè)置成可調(diào)用的元件 將所需元件全部調(diào)入原理圖編輯窗并連接好將所需元件全部調(diào)入原理圖編輯窗并連接好第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系2.文本設(shè)計(jì)文本設(shè)計(jì)累加器頂層文本描述累加器頂層文本描述module acc

54、(accout,cout,accin,cin,clk,clear);output7:0 accout;output cout;input7:0 accin;input cin,clk,clear;wire7:0 sum;add8 accadd8(sum,cout,accout,accin,cin); /調(diào)用調(diào)用add8子模塊子模塊reg8 accreg8(accout,sum,clk,clear); /調(diào)用調(diào)用reg8子模塊子模塊endmodule14:13第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系對(duì)于上面的模塊調(diào)用，可采用

55、位置對(duì)應(yīng)的方式，即對(duì)于上面的模塊調(diào)用，可采用位置對(duì)應(yīng)的方式，即調(diào)用時(shí)模塊端口列表中信號(hào)的排列順序與模塊定義調(diào)用時(shí)模塊端口列表中信號(hào)的排列順序與模塊定義時(shí)端口列表中的信號(hào)排列順序相同；也可以采用信時(shí)端口列表中的信號(hào)排列順序相同；也可以采用信號(hào)名對(duì)應(yīng)方式，此時(shí)不必按順序。號(hào)名對(duì)應(yīng)方式，此時(shí)不必按順序。例如上面對(duì)例如上面對(duì)reg8的調(diào)用：的調(diào)用：module reg8(qout,in,clk,clear);/reg8的模塊聲明的模塊聲明底層底層reg8 accreg8(accout,sum,clk,clear); /調(diào)用方式調(diào)用方式1，位置對(duì)應(yīng)，位置對(duì)應(yīng)頂層，位置關(guān)聯(lián)頂層，位置關(guān)聯(lián)reg8 accr

56、eg8 (.qout (accout), .clear(clear), .in(sum), .clk(clk);/調(diào)用方式調(diào)用方式2，信號(hào)名對(duì)應(yīng)，信號(hào)名對(duì)應(yīng)頂層，名字關(guān)聯(lián)頂層，名字關(guān)聯(lián)第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系模塊調(diào)用的指定方式模塊調(diào)用的指定方式-和所用的綜合器有關(guān)和所用的綜合器有關(guān)(1)文件復(fù)制方式：文件復(fù)制方式：將將add8和和 reg8的代碼復(fù)制到的代碼復(fù)制到acc.v中，在綜中，在綜合時(shí)指明頂層模塊。合時(shí)指明頂層模塊。module acc(accout,cout,accin,cin,clk,clear

57、);output7:0 accout; output cout;input7:0 accin; input cin,clk,clear;wire7:0 sum;add8 accadd8(sum,cout,accout,accin,cin); /調(diào)用調(diào)用add8子模塊子模塊reg8 accreg8(accout,sum,clk,clear);/調(diào)用調(diào)用reg8子模塊子模塊endmodule module add8(sum,cout,b,a,cin); output7:0 sum; output cout; input7:0 a,b; input cin; assign cout,sum=a+b+

58、cin; endmodule第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系（2）庫(kù)管理方式）庫(kù)管理方式第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系7.7 基本組合邏輯電路基本組合邏輯電路(Combinational Logic Circuit)設(shè)計(jì)設(shè)計(jì)組合邏輯主要用于進(jìn)行電路中的數(shù)學(xué)和邏輯運(yùn)算，如實(shí)現(xiàn)加組合邏輯主要用于進(jìn)行電路中的數(shù)學(xué)和邏輯運(yùn)算，如實(shí)現(xiàn)加法、乘法、與、非運(yùn)算等。法、乘法、與、非運(yùn)算等。組合邏輯沒(méi)有組合邏輯沒(méi)有“記憶記憶”功能，即任何時(shí)刻輸入變化時(shí)

59、，輸出功能，即任何時(shí)刻輸入變化時(shí)，輸出也在同一時(shí)刻變化也在同一時(shí)刻變化 。組合邏輯示意圖組合邏輯示意圖第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系門(mén)級(jí)結(jié)構(gòu)描述門(mén)級(jí)結(jié)構(gòu)描述 module gate1(F,A,B,C,D);input A,B,C,D;output F;nand(F1,A,B); /調(diào)用門(mén)元件調(diào)用門(mén)元件and(F2,B,C,D);or(F,F1,F2);endmodule數(shù)據(jù)流描述數(shù)據(jù)流描述module gate2(F,A,B,C,D);input A,B,C,D;output F;assign F=(A&

60、B)|(B&C&D);endmodule第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系1.譯碼器譯碼器譯碼是譯碼是將輸入代碼轉(zhuǎn)換成特定的輸出信號(hào)。能實(shí)現(xiàn)這種將輸入代碼轉(zhuǎn)換成特定的輸出信號(hào)。能實(shí)現(xiàn)這種譯碼譯碼功能的邏輯電路稱為譯碼器。現(xiàn)以功能的邏輯電路稱為譯碼器?，F(xiàn)以74138為例。為例。74138真值表真值表74138引腳圖引腳圖第七章第七章 Verilog設(shè)計(jì)的層次與風(fēng)格設(shè)計(jì)的層次與風(fēng)格材料與能源學(xué)院微電子工程系材料與能源學(xué)院微電子工程系module ttl74138(a,y,g1,g2a,g2b);input2:0 a; input g1,g2a,g2b; output reg7:0 y;always (*)begin if(g1 & g2a & g2b)