掃描驅(qū)動(dòng)顯示電路設(shè)計(jì)(設(shè)計(jì)性實(shí)驗(yàn))

1、實(shí)驗(yàn)三 掃描驅(qū)動(dòng)顯示電路設(shè)計(jì)（設(shè)計(jì)性實(shí)驗(yàn)）一、實(shí)驗(yàn)?zāi)康? 了解實(shí)驗(yàn)箱中8位七段數(shù)碼管顯示模塊的工作原理。2 熟悉VHDL 硬件描述語(yǔ)言及設(shè)計(jì)專用數(shù)字集成電路的自頂向下的設(shè)計(jì)思想。3 掌握利用CPLD/FPGA設(shè)計(jì)8位七段數(shù)碼管掃描顯示驅(qū)動(dòng)電路的方法。二、實(shí)驗(yàn)設(shè)備1 計(jì)算機(jī)（配置為：P4 CPU 128M內(nèi)存）； 2 MAX+plus開發(fā)工具軟件；3 EL教學(xué)實(shí)驗(yàn)箱 ； 4 萬(wàn)用表 ； 5 DS 5022M型雙蹤數(shù)字示波器；三、 掃描原理 為了減少8位顯示信號(hào)的接口連接線，實(shí)驗(yàn)箱中的數(shù)碼顯示采用掃描 顯示工作模式。即8位數(shù)碼管的七段譯碼輸入（a,b,c,d,e,f,g）是并聯(lián)在一起的，而每一個(gè)數(shù)

2、碼管是通過(guò)一個(gè)3位選擇sel2.0來(lái)選定 的。sel與數(shù)碼管之間是一3-8譯碼的關(guān)系，即sel為“000”時(shí)，選中第一個(gè)數(shù)碼管，sel為“111”時(shí)，選中第八個(gè)數(shù)碼管。四、 設(shè)計(jì)任務(wù)本實(shí)驗(yàn)要求在給定子模塊程序的基礎(chǔ)上，畫出設(shè)計(jì)原理圖。自行編寫頂層模塊程序，完成掃描顯示驅(qū)動(dòng)電路的設(shè)計(jì)，實(shí)現(xiàn)在8個(gè)數(shù)碼管上輪流顯示字符0F的功能。五、設(shè)計(jì)要求1要求在Max+plus平臺(tái)上用VHDL語(yǔ)言編寫頂層模塊程序，調(diào)試、仿真成功后，下載至ALTER EPM7128SLC84-15芯片，再利用外接電路實(shí)現(xiàn)以上設(shè)計(jì)功能。2掃描驅(qū)動(dòng)顯示電路有2個(gè)輸入端（clk,reset）,14個(gè)輸出端（a,b,c,d,e,f,g）

3、和（y0,y1,y2,y3,y4,y5,y6,y7）,全部為TTL電平，管腳分配任意，如下圖所示。 3根據(jù)芯片特點(diǎn)，管腳分配時(shí)將時(shí)鐘信號(hào)分配給83腳，復(fù)位信號(hào)分配給1腳，使能信號(hào)分配給84腳。六、實(shí)驗(yàn)報(bào)告要求1 給出設(shè)計(jì)源程序、仿真結(jié)果、說(shuō)明設(shè)計(jì)思路。2 改變輸入時(shí)鐘信號(hào)的頻率，觀察實(shí)驗(yàn)結(jié)果如何改變。3字符掃描顯示亮度與掃描頻率的關(guān)系，且讓人眼感覺不出閃爍現(xiàn)象的最低掃描頻率是多少1、程序：library ieee;use ieee.std_logic_1164.all;entity c4 is port(clk,reset: in std_logic; a,b,c,d,e,f,g: out s

4、td_logic; y: out std_logic_vector(1 downto 0);end c4;architecture beha of c4 is component counter16 port(clk,clr: in std_logic; count: out std_logic_vector(3 downto 0); end component; component m port(datain: in std_logic_vector(3 downto 0); a,b,c,d,e,f,g: out std_logic); end component; component yi

5、ma3 port(x: in std_logic_vector(1 downto 0); y: out std_logic_vector(1 downto 0); end component; signal cont: std_logic_vector(3 downto 0); signal sel3: std_logic_vector(1 downto 0); begin d1:counter16 port map(clk=>clk,clr=>reset,count=>cont); d2:m port map(datain=>cont,a=>a,b=>b,

6、c=>c,d=>d,e=>e,f=>f,g=>g); d3:yima3 port map(x=>cont(1 downto 0),y=>y);end beha;library ieee;use ieee.std_logic_1164.all;entity yima3 is port( x: in std_logic_vector(1 downto 0); y: out std_logic_vector(1 downto 0);end yima3 ;architecture beha of yima3 isbegin y<=x;end beha;l

7、ibrary ieee;use ieee.std_logic_1164.all;entity m is port(datain: in std_logic_vector(3 downto 0); a,b,c,d,e,f,g: out std_logic); end m;architecture beha of m is signal dataout: std_logic_vector(6 downto 0);begin a<=dataout(6); b<=dataout(5); c<=dataout(4); d<=dataout(3); e<=dataout(2)

8、; f<=dataout(1); g<=dataout(0); process(datain) begin case datain iswhen "0000"=> dataout<="1111110"-0when "0001"=> dataout<="0110000"-1when "0010"=> dataout<="1101101"-2when "0011"=> dataout<="1

9、111001"-3when "0100"=> dataout<="0110011"-4when "0101"=> dataout<="1011011"-5when others=> dataout<="XXXXXXX" end case; end process;end beha;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter16 is port(clk,clr: in std_logic; count: out std_logic_vector(3 downto 0); sel: out std_logic_vector(1 downto 0);end counter16; architecture beha of counter16 issignal cnt: std_logic_vector(3 downto 0);begin process(clk,clr) begin if clr='0'then cn