eda簡易出租車計(jì)費(fèi)器課程報(bào)告

1、唐唐 山山 學(xué)學(xué) 院院 EDA 技技術(shù)術(shù) 課課 程程 設(shè)設(shè) 計(jì)計(jì) 題題 目目 數(shù)字?jǐn)?shù)字電電子子鐘設(shè)計(jì)鐘設(shè)計(jì) 系系 (部部) 信息工程系信息工程系 班班 級(jí)級(jí) 11 電電本本 2 班班 姓姓 名名 李浩李浩 學(xué)學(xué) 號(hào)號(hào) 4110218308 指指導(dǎo)導(dǎo)教教師師 郭耀郭耀華華 田田麗麗欣欣 柳延柳延領(lǐng)領(lǐng) 2014 年年 6 月月 30 日至日至 7 月月 4 日日 共共 1 周周2014 年年 7 月月 4 日日課程設(shè)計(jì)成績評(píng)定表課程設(shè)計(jì)成績評(píng)定表出勤天數(shù) 出勤情況缺勤天數(shù)出勤情況及設(shè)計(jì)過程表現(xiàn)（20 分）課設(shè)答辯（20 分）硬件調(diào)試硬件調(diào)試設(shè)計(jì)說明書設(shè)計(jì)說明書設(shè)計(jì)成果（60 分）成績評(píng)定總成績（1

2、00 分）提問（答辯）問題情況綜合評(píng)定 指導(dǎo)教師簽名： 年 月 日目錄1 引言.- 1 -1.1 設(shè)計(jì)目的.- 1 -1.2 設(shè)計(jì)背景.- 1 -2 計(jì)價(jià)器的設(shè)計(jì).- 2 -2.1 設(shè)計(jì)要求 .- 2 -2.2 設(shè)計(jì)原理 .- 2 -2.3 各模塊的功能設(shè)計(jì) .- 3 -2.3.1 分頻模塊.- 3 -2.3.2 計(jì)程模塊.- 4 -2.3.3 計(jì)費(fèi)模塊.- 4 -2.3.4 頂層模塊.- 5 -2.4 引腳設(shè)置.- 6 -3 總結(jié).- 8 -參考文獻(xiàn).- 9 -附錄.- 10 - 1 -1 引言1.1 設(shè)計(jì)目的隨著我國國民經(jīng)濟(jì)生產(chǎn)總值的增加以及人民生活水平的提高，各大中小城市的出租車營運(yùn)事業(yè)

3、發(fā)展迅速，出租車已經(jīng)成為人們?nèi)粘３鲂羞x擇較為普通的交通工具。出租車計(jì)價(jià)器是出租車營運(yùn)收費(fèi)的專用智能化儀表，是使出租車市場規(guī)范化、標(biāo)準(zhǔn)化的重要設(shè)備。一種功能完備，簡單易用，計(jì)量準(zhǔn)確的出租車計(jì)價(jià)器是加強(qiáng)出租車行業(yè)管理，提高服務(wù)質(zhì)量的必需品。1.2 設(shè)計(jì)背景本設(shè)計(jì)采用VHDL描述語言作為設(shè)計(jì)手段，得到一種出租車計(jì)價(jià)系統(tǒng)的軟件結(jié)構(gòu)，通過Quartus9.0軟件下進(jìn)行仿真，再在試驗(yàn)箱進(jìn)行硬件仿真，證明所設(shè)計(jì)的電路系統(tǒng)完成了出租車計(jì)價(jià)的功能，各項(xiàng)指標(biāo)基本符合設(shè)計(jì)要求。該設(shè)計(jì)雖然功能簡單，智能化水平比較低，但仍具有一定的實(shí)用性。雖然以前有基于數(shù)字電路、單片機(jī)進(jìn)行的出租車計(jì)價(jià)器的設(shè)計(jì)，但用數(shù)字電路設(shè)計(jì)的整體電

4、路規(guī)模較大，所用的器件較多，造成故障率高，導(dǎo)致計(jì)價(jià)器不夠準(zhǔn)確；而基于單片機(jī)的設(shè)計(jì)，雖然開發(fā)成本降低，但其外圍電路較多，而且調(diào)試復(fù)雜，抗干擾能力差，從而也導(dǎo)致計(jì)價(jià)器不夠準(zhǔn)確。而基于 VHDL 語言的 FPGA 芯片穩(wěn)定性好，抗干擾能力強(qiáng)，外圍電路少，執(zhí)行速度快，適合像出租車計(jì)價(jià)器的這種較復(fù)雜的電路設(shè)計(jì)。而用來進(jìn)行設(shè)計(jì)的Quartus9.0軟件是一種可編程邏輯的設(shè)計(jì)環(huán)境，它具有強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。Quartus9.0軟件是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VERILOGHDL以及AHDL等多種設(shè)計(jì)輸入形式，可以完成從

5、設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus9.0軟件可以在XP、LINUX以及UNIX上使用，除了可以使用TCL腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快、界面統(tǒng)一、功能集中、易學(xué)易用等特點(diǎn)。并且Quartus9.0軟件可以利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL、和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件。- 2 -2 計(jì)價(jià)器的設(shè)計(jì)本設(shè)計(jì)是一種采用 FPGA 芯片進(jìn)行出租車計(jì)費(fèi)器，主要分為分頻模塊、計(jì)量模塊、計(jì)費(fèi)模塊、控制模塊等模塊，利用 FPGA 的可編程性，簡潔又多變的設(shè)計(jì)方法，縮短了研發(fā)周期。主要采用了 FPGA 芯片，使用 VH

6、DL 語言進(jìn)行編程，使其具有了更強(qiáng)的移植性，更加利于產(chǎn)品的升級(jí)。2.1 設(shè)計(jì)要求（1）設(shè)計(jì)一個(gè)簡易的出租車計(jì)費(fèi)系統(tǒng)，實(shí)現(xiàn)計(jì)價(jià)功能，計(jì)費(fèi)標(biāo)準(zhǔn)為按行程里程收費(fèi)，起步價(jià)為 6.00 元，當(dāng)里程小于 3 公里時(shí)，按照起價(jià)計(jì)費(fèi)，車行超過 3 公里后在按 1.2 元/公里收費(fèi)。（2）實(shí)現(xiàn)車輛行駛的模擬：能模擬汽車的啟動(dòng)，停止，暫停等狀態(tài)。（3）計(jì)費(fèi)器顯示部分設(shè)計(jì)：用 LED 數(shù)碼管實(shí)時(shí)顯示車費(fèi)和汽車行駛里程，用兩位數(shù)字顯示汽車行駛里程，顯示方式為“XX”，單位為 km。計(jì)程范圍為 099km，計(jì)程分辨率為 1km；用四位數(shù)字顯示總費(fèi)用，顯示方式為“XX.X”，單價(jià)為元。計(jì)價(jià)范圍為 099.9 元，計(jì)價(jià)分辨

7、率為 0.1 元。（4）此計(jì)費(fèi)器要設(shè)有一個(gè)由司機(jī)控制的整體復(fù)位控制，設(shè)定車輪轉(zhuǎn)一圈輸出一個(gè)脈沖，100 個(gè)脈沖對(duì)應(yīng) 1 公里。2.2 設(shè)計(jì)原理根據(jù)設(shè)計(jì)要求，系統(tǒng)的輸入信號(hào)：時(shí)鐘脈沖 clk，開始計(jì)費(fèi)信號(hào) start，復(fù)位信號(hào) rst，暫停信號(hào) stop；輸出信號(hào)：顯示總費(fèi)用 cost0 cost3，顯示計(jì)程 km0和 km1。系統(tǒng)有兩個(gè)脈沖 cost_clk 和 mile_clk，其中 cost_clk 通過分頻模塊分成8 個(gè) clk 上升沿的脈沖，用來計(jì)費(fèi)，mile_clk 是 96 個(gè) clk 上升沿的脈沖，用來計(jì)程。兩個(gè)控制輸入開關(guān) start、stop；控制過程為：start 作為計(jì)費(fèi)

8、開始開關(guān)，當(dāng)start 為高電平時(shí)，系統(tǒng)開始根據(jù)輸入的情況計(jì)費(fèi)。當(dāng)有乘客上車并開始行駛時(shí)，mile_clk 脈沖到來，進(jìn)行行駛計(jì)程；如果行駛路程小于 3 公里，則費(fèi)用為起步價(jià) 6.00 元，如果行程大于 3 公里，則當(dāng)大于 3 公里時(shí)，cost_clk 開始工作，每來一脈沖則加在起步價(jià)上加 0.1 元；此時(shí)的 stop 需要置為 0。如需停車等待，就把 stop 變?yōu)楦唠娖健．?dāng)乘客下車后，按一下復(fù)位鍵 rst，則顯示都?xì)w零。整個(gè)設(shè)計(jì)由分頻模塊、計(jì)程模塊、計(jì)費(fèi)模塊三個(gè)部分組成。其中分頻模塊是把mile_clk分成八個(gè)周期的脈沖；計(jì)程模塊是用來計(jì)算行駛- 3 -里程；計(jì)費(fèi)是用來顯示行駛費(fèi)用。系統(tǒng)結(jié)

9、構(gòu)框圖如圖2-1所示：2.3 各模塊的功能設(shè)計(jì)2.3.1 分頻模塊 因?yàn)槊抗锸召M(fèi) 1.2 元，所以 0.1 元約為 833 米，根據(jù)要求所知一個(gè)脈沖對(duì)應(yīng)是 10 米，所以把 cost_clk 分頻成 clk 每八個(gè)周期 cost_clk 對(duì)應(yīng)一個(gè)上升沿；mile_clk 分頻成 clk 每 96 個(gè)周期對(duì)應(yīng)一個(gè)上升沿。系統(tǒng)模塊圖 2-2 如下圖 2-2 分頻模塊圖- 4 -2.3.2 計(jì)程模塊計(jì)程模塊主要完成計(jì)程功能即計(jì)算乘客所行駛的公里數(shù)并生成使能信號(hào)en；當(dāng)計(jì)費(fèi)信號(hào) start 為高電平且復(fù)位信號(hào) rst 為低電平時(shí)，mile_clk 每來一個(gè)上升沿，計(jì)程器低位 k0 就自增 1，當(dāng) k

10、0 滿 9 時(shí)，k0 清零，k1 自增 1，k1 滿 9 清零，因此計(jì)程器的計(jì)程范圍是 099km，滿量程后自動(dòng)歸零。當(dāng)行駛里程大于3km 時(shí)，本模塊將使能信號(hào) en 變?yōu)楦唠娖?，小?3km 時(shí) en 為低電平。stop 為暫停信號(hào)，當(dāng) stop 為高電平時(shí)，計(jì)量模塊停止計(jì)數(shù)并顯示當(dāng)前里程數(shù)。系統(tǒng)模塊圖 2-3 如下。2.3.3 計(jì)費(fèi)模塊當(dāng)計(jì)費(fèi)信號(hào) start 一直處于高電平且復(fù)位信號(hào) rst 為低電平時(shí)，本模塊根據(jù)控制模塊選擇出的輸入信號(hào)從而對(duì)不同里程段進(jìn)行計(jì)費(fèi)。當(dāng) en 為低電平即行程在 3km 以內(nèi)時(shí)，c2c1c0 顯示為 0000 0110 0000，代表起步價(jià) 6.0 元；當(dāng) en

11、0 為高電平即行程超過 3km 時(shí)，超過的里程每公里按 1.2 元計(jì)費(fèi)，每來一個(gè)cost_clk 上升沿，c2c1c0 以 0.1 元為基數(shù)并且在 6.0 元的基礎(chǔ)上進(jìn)行累加。 c2、c1、c0 分別表示費(fèi)用的十元、元、角的輸出。當(dāng)暫停信號(hào) stop 為高電平時(shí)，c2c1c0 停止計(jì)費(fèi)，并顯示當(dāng)前費(fèi)用。最后把 c2c1c0 信號(hào)給 cost2cost0。其中在計(jì)費(fèi)模塊中,en 為計(jì)費(fèi)使能端，stop 為暫停計(jì)費(fèi)信號(hào)，cost2cost0 為計(jì)費(fèi)輸出，直接送至數(shù)碼管譯碼顯示。系統(tǒng)模塊圖 2-4 如下。圖 2-3 計(jì)程模塊圖圖 2-4 計(jì)費(fèi)模塊圖- 5 - 2.3.4 頂層模塊本模塊用圖形輸入法實(shí)

12、現(xiàn)出租車的計(jì)費(fèi)器系統(tǒng)設(shè)計(jì)，將各個(gè)模塊組合在一起。系統(tǒng)的總體框圖如圖 3-11 所示，將生成的各個(gè)模塊元件按照設(shè)計(jì)原理連接起來，并且加上對(duì)應(yīng)的輸入輸出。系統(tǒng)模塊圖 2-5 如下。下圖 2-6 是設(shè)計(jì)總體仿真圖圖 2-5 頂層模塊圖圖 2-6 總體仿真圖 - 6 -由上圖可以看出，當(dāng) clk 脈沖信號(hào)到來時(shí)，實(shí)現(xiàn)了里程計(jì)數(shù)和行駛計(jì)費(fèi)。當(dāng)行駛里程小于 3km 時(shí)，按起步價(jià) 6.0 元收費(fèi)；當(dāng)行駛里程超過 3km，則超出里程按每千米 1.2 元計(jì)費(fèi)。當(dāng) x 為高電平時(shí)，里程計(jì)數(shù)和計(jì)費(fèi)均停止，顯示當(dāng)前的里程數(shù)和最后的總費(fèi)用。當(dāng) stop 為高電平時(shí)所有數(shù)值清零，只顯示起步價(jià)6.0 元。2.4 引腳設(shè)置k

13、m1、km0 和 cost2、cost1、cost0 為輸出，分別表示行駛里程數(shù)和最后的總費(fèi)用，用實(shí)驗(yàn)箱上的靜態(tài)數(shù)碼管顯示（自帶數(shù)碼管譯碼顯示電路，因此不需再寫譯碼程序） ，又因?yàn)轱@示費(fèi)用的元位必須要有小數(shù)點(diǎn)所以 cost1 得寫譯碼程序，clk 為 1Hz 的脈沖信號(hào)，start、rst，stop 分別表示開始計(jì)費(fèi)，復(fù)位和暫停計(jì)費(fèi)，用實(shí)驗(yàn)箱上的 3 個(gè)撥碼開關(guān) L1，L2，L3 代替實(shí)現(xiàn)其功能。引腳圖 2-7 如下：圖 2-7 引腳圖- 7 -3 總結(jié)這次的 EDA 的課程設(shè)計(jì)，因?yàn)闀r(shí)間問題我們做的比較匆忙，可能不夠完美，存在一些小問題，也可能在一些問題上考慮的不夠全面，但是經(jīng)過這次課設(shè)，我

14、們學(xué)到的不僅是知識(shí)，更多的是團(tuán)隊(duì)和合作。想想幾天前我們坐在一塊兒激- 8 -烈的討論著做哪個(gè)課題，各抒己見，好不熱鬧。想想在做的過程中，我們碰到的難題一塊兒查資料、商量，分析、解決。想想我們在因?yàn)槌绦蚓幉怀鰜硐敕艞壍臅r(shí)候相互鼓勵(lì)，我想，也許學(xué)校安排的課程設(shè)計(jì)有著它更深層的意義吧，它不僅僅讓我們綜合那些理論知識(shí)運(yùn)用到設(shè)計(jì)和創(chuàng)新，還讓我們知道了一個(gè)團(tuán)隊(duì)凝聚在一起時(shí)所能發(fā)揮的巨大潛能。 在這次設(shè)計(jì)的初始階段，我們就碰到了一個(gè)難題，怎么編有這么多功能的程序，我們所學(xué)的都是些簡單的基礎(chǔ)程序，用一個(gè)模塊編課題上所要求的程序?qū)ξ覀儊碚f有一點(diǎn)困難，最后我們想到了剛剛學(xué)過的元件例化，將某些功能設(shè)計(jì)成一個(gè)模塊，然

15、后用元件例化將各個(gè)模塊連接起來，形成一個(gè)完整的系統(tǒng)，這種設(shè)計(jì)方法不僅降低了編程難度，而且使我們的設(shè)計(jì)變得更有條理。后來因?yàn)橛?jì)價(jià)原因，我們又遇到了小數(shù)點(diǎn)問題，經(jīng)過我們的一番商量，我們把元換算成了角，再讓七段數(shù)碼管顯示一個(gè)點(diǎn)，這樣在編程的時(shí)候就沒有太大問題了。再到后來的硬件調(diào)試，我們的數(shù)碼管竟然都不亮，檢查程序也沒有錯(cuò)誤，還是一個(gè)同學(xué)的提醒，我們才明白原來我們所用的數(shù)碼管必須得插到實(shí)驗(yàn)箱上。這次的課設(shè)，讓我們把課本上所學(xué)到的知識(shí)，應(yīng)用到實(shí)踐中，使我們更加熟練的掌握了這些知識(shí),對(duì)于以后的學(xué)習(xí)有很大的幫助。參考文獻(xiàn)1 Volei A. Pedroni . VHDL 數(shù)字電路設(shè)計(jì)教程.電子工業(yè)出版社，2

16、010.11. 2 孟慶海,張洲.VHDL 基礎(chǔ)及經(jīng)典實(shí)例開發(fā).西安：西安交通大學(xué)出版社，2008.4 3 潘松，黃繼業(yè).EDA 技術(shù)實(shí)用教程.科學(xué)出版社，2010.6 - 9 -4 劉江海.EDA 技術(shù)課程設(shè)計(jì).華中科技大學(xué)出版社，2009.5 5 蔣小燕，余偉鈞，張立臣. EDA 技術(shù)及 VHDL.2008.12. 6 焦素敏.EDA 應(yīng)用技術(shù).清華大學(xué)出版社，2002.4 附錄library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;- 10 -entity che isport(clk:in std

17、_logic; start:in std_logic; rst:in std_logic; stop:in std_logic; cost0,cost2:out std_logic_vector(3 downto 0); cost1:out std_logic_vector(7 downto 0); km0,km1:out std_logic_vector(3 downto 0);end;architecture bhv of che issignal mile_clk,cost_clk:std_logic;signal c0,c1,c2:std_logic_vector(3 downto 0

18、);signal k0,k1:std_logic_vector(3 downto 0);signal en0:std_logic;signal count1:integer range 0 to 8;beginU1:process( rst,clk,start) begin if rst=1 then mile_clk=0; elsif start=0then mile_clk=0; elsif stop=1 then count1=count1; elsif clkevent and clk=1 then count1=count1+1; if count1=8 then count1=0;mile_clk=1; else mile_clk=0; end if;end if; end process;U2:process(rst,start,mile_clk) variable k :integer range 0 to 12; begin if rst=1 then- 11 - k0=0000; k1=0000; elsif start=