LVDS信號在PCB上的設(shè)計要點(diǎn)

1、2. LVDS言號在PCB上的設(shè)計要點(diǎn)LVDS言號被廣泛應(yīng)用于計算機(jī)、通信以及消費(fèi)電子領(lǐng)域，并被以PCI-Express為代表的第三代I/O標(biāo)準(zhǔn)中采用，而在我們的項(xiàng)目中PCI-Express信號正是采用 的是LVDS言號。LVDS言號不僅是差分信號，而且還是高速數(shù)字信號。因此LVDS 傳輸媒質(zhì)不管使用的是PCB線還是電纜，都必須采取措施防止信號在媒質(zhì)終端發(fā) 生反射，同時應(yīng)減少電磁干擾以保證信號的完整性。只要我們在布線時考慮到以上這些要素，設(shè)計高速差分線路板并不很困難。下面簡要介紹LVDS言號在PCB上的設(shè)計要點(diǎn)：2.1布成多層板有LVDS言號的電路板一般都要布成多層板。由于LVDS 信號屬于高

2、速信號，與其相鄰的層應(yīng)為地層，對 LVDS言號進(jìn)行屏蔽防止干擾。 對于密度不是很大的板子，在物理空間條件允許的情況下，最好將LVDS言號與其它信號分別放在不同的層。例如，在四層板中，通?？梢园匆韵逻M(jìn)行布層：LVDS 信號層、地層、電源層、其它信號層。2.2 LVDS信號阻抗計算與控制。LVDS言號的電 壓擺幅只有350mV適于電流驅(qū)動的差分信號方式工作。為了確保信號在傳輸線 當(dāng)中傳播時不受反射信號的影響，LVDS言號要求傳輸線阻抗受控，通常差分阻 抗為100+/-10 Q。阻抗控制的好壞直接影響信號完整性及延遲。如何對其進(jìn)行 阻抗控制呢？ （ 1）確定走線模式、參數(shù)及阻抗計算。LVDS分外層微

3、帶線差分模 式和內(nèi)層帶狀線差分模式。阻抗可以通過合理設(shè)置參數(shù)，利用相關(guān)軟件計算得出。 通過計算，阻抗值與絕緣層厚度成正比，與介電常數(shù)、導(dǎo)線的厚度及寬度成反比。（2）走平行等距線及緊耦合原則。確定走線線寬及間距后，在走線時嚴(yán)格按照 計算出的線寬和間距，兩線的間距要一直保持不變，也就是要保持平行（可以放 圖）。同時在計算線寬和間距時最好遵守緊耦合的原則，也就是差分對線間距小于或等于線寬。當(dāng)兩條差分信號線距離很近時，電流傳輸方向相反，其磁場相互 抵消，電場相互耦合，電磁輻射也要小得多。而且要兩條線走在同一層，避免分 層走線。因?yàn)樵赑CB板的實(shí)際加工過程中，由于層疊之間的層壓對精確度大大低 于同層蝕刻

4、精度，以及層壓過程中的介質(zhì)流失，不能保證差分線的間距等于層間 介質(zhì)厚度，會造成層間差分對的差分阻抗變化。（3）走短線、直線。為確保信號的質(zhì)量，LVD家分對走線應(yīng)該盡可能地短而直，減少布線中的過孔數(shù)，避免差 分對布線太長，出現(xiàn)太多的拐彎，拐彎處盡量用 45°或弧線，避免90。拐彎。 不同差分線對間處理LVDS寸走線方式的選擇沒有限制，微帶線和和帶狀線均可， 但是必須注意要有良好的參考平面。對不同差分線之間的間距要求間隔不能太 小，至少應(yīng)大于3-5倍差分線間距。必要時在不同差分線對之間加地孔隔離以防 止相互間的串?dāng)_。LVDS言號盡量遠(yuǎn)離其它信號。LVDS差分信號不可以跨平面分 割。盡管兩

5、根差分信號互為回流路徑， 跨分割不會割斷信號的回流，但是跨分割 部分的傳輸線會因?yàn)槿鄙賲⒖计矫娑鴮?dǎo)致阻抗的不連續(xù)（如圖所示，其中GND1GND為LVDS相鄰的地平面）GNDIGND2圖1:差分對線接收端的匹配電阻的布局。對 接收端的匹配電阻到接收管腳的距離要盡量靠近。同時匹配電阻的精度要控制。 對于點(diǎn)到點(diǎn)的拓?fù)洌呔€的阻抗通?？刂圃?100Q ,但匹配電阻可以根據(jù)實(shí)際的 情況進(jìn)行調(diào)整。電阻的精確度最好是 1%-2 %。因?yàn)楦鶕?jù)經(jīng)驗(yàn)，10%的阻抗不匹 配就會產(chǎn)生5%的反射。三、串行LVDS信號的仿真分析以上分析了 LVDS言號設(shè)計時必須注意的事項(xiàng)，雖然在 PCB設(shè)計的時候一般都會 遵守以上的規(guī)則

6、進(jìn)行，但是為了能夠提高設(shè)計的正確性和準(zhǔn)確行必須對 PCE進(jìn)行 信號完整行仿真，通過仿真得到信號的串?dāng)_、延時、反射和眼圖波形，從而達(dá)到 設(shè)計即正確的目標(biāo)。信號完整性問題的仿真流程是先建立元器件的仿真模型，然后進(jìn)行前仿真確定布線過程的參數(shù)和約束條件，物理實(shí)現(xiàn)階段按照約束條件進(jìn)行 設(shè)計，最后進(jìn)行后仿真，驗(yàn)證設(shè)計是否滿足設(shè)計要求。在整個流程中模型的精確 性直接影響仿真的結(jié)果，而在前仿真和后仿真階段用到的仿真分析方法對于仿真 結(jié)果同樣至關(guān)重要，而在本設(shè)計中采用了精確度較高的 spice模型。下面結(jié)合實(shí) 際的項(xiàng)目來說明仿真在本設(shè)計的實(shí)施過程。3.1.PCB疊層設(shè)置由上面的分析知道，PCB板的疊層設(shè)置和信號

7、的耦合以及阻抗計算都有著密切的 關(guān)系，所以在開始PCB設(shè)計之前必須進(jìn)行疊層設(shè)計，然后進(jìn)行信號的阻抗計算。 在本設(shè)計中的疊層設(shè)計見下圖：ThcfenmHtlMkjk CmLjniLcpM TngMihagh INlliiw4vc*SfrKrONiqCAO DtHi 'SURFMT1*1icoaow15S (M4£CGl :SOQOicon>L54<1a0 751 OQQOOO)Bl10iTpOOOBOKS暮11CMEIUOJH 匕0 J5i mraJ曰曲1EDGE'&000«23>n60M&UOWtUCIjRD巧M MSCOM

8、 L->JOIJQOOGO4 DCS0巧1(oxmVE4CCOOi»GNDB0 75i anon巧1）1040000業(yè)馬14 .130再 OMtt)$axt皿畑15&曹 83010«951£uCDHDUCTIR| D751 oooooo3fiJDCO0 7(5EDGE 卜&COD1211? 10400000OO11Di wooodJIf打 m ” 亠 dm, i 丄54 aoooooan*EOTTOMCOHtJUCTJA1“1.41i onotfe対DMet<u i 產(chǎn)血mr1SUIVME圖2:疊層設(shè)計由于PCB密度較高，本設(shè) 計采用1

9、0層板的疊層結(jié)構(gòu)，經(jīng)過合理的安排疊層厚度，通過 allegro計算，表 面微帶和內(nèi)層帶狀線的差分線在線寬 6血線間距6血時，阻抗理論計算值分別為 100.1和98.8 Q。符合阻抗控制要求。32設(shè)置直流電壓值這一步驟主要是為某些特定的網(wǎng)絡(luò) （一般是電源地等）指定其直流電壓值，確定 DC電壓加在網(wǎng)絡(luò)上，執(zhí)行EMI仿真需要確定一個或多個電壓源管腳，這些電壓 值包涵了模型在仿真過程中使用的參考電壓信息。3.3.器件設(shè)置在allegro仿真的時候allegro會把器件分成三大類：IC、連接器和分立器 件（電阻電容等），allegro會依據(jù)器件類型來給器件的管腳分配仿真屬性，分 立器件和連接器的管腳屬性

10、為 UPSPE，而IC的管腳屬性可以為IN、OUT和BI3.4.模型分配在板級高速PCE仿真過程中主要用要的模型有器件模型和傳輸線模型。器 件模型一般是由器件生產(chǎn)廠家提供的。 在高速串行信號中，我們采用的是精度更 高的SPICE模型來進(jìn)行仿真分析。傳輸線模型則是通過仿真軟件建模形成的。 信 號在傳輸時，傳輸線會使得信號完整性問題突出，因此仿真軟件對傳輸線精確建 模的能力直接影響仿真結(jié)果。(ft)(b>圖3:差分對線模型b:帶狀線 c:微帶線而信號路徑和返回路徑所在的傳 輸線不可能是理想的導(dǎo)體，因此它們都有有限的電阻，電阻的大小由傳輸線的長 度和橫截面積決定。任何傳輸線都可以劃分為一系列串

11、接線段。同樣的在傳輸線 之間的介質(zhì)也不可能是理想的絕緣體，漏電流總是存在的。實(shí)際的傳輸線模型由無數(shù)個短線段組成，短線段的長度趨于零。關(guān)于傳輸線的模型是allegro自動分配的。仿真的時候主要是分配器件模型。3.5.SI檢查SI Audit功能是用來檢查某一個特殊的網(wǎng)絡(luò)或者一群網(wǎng)絡(luò)是否能夠被提取出來 進(jìn)行分析，一般就是設(shè)置我們需要關(guān)注的高速網(wǎng)絡(luò)，本設(shè)計主要關(guān)注LVDS串行信號。36提取網(wǎng)絡(luò)拓?fù)鋸腜CB中提取待關(guān)注信號的拓?fù)浣Y(jié)構(gòu)，一般包括驅(qū)動端和接收端，以及傳輸線和 相關(guān)的匹配電阻電容等，可以從拓?fù)浣Y(jié)構(gòu)中看出該網(wǎng)絡(luò)經(jīng)過那些路徑， 那些會對 信號的傳輸造成影響。本文僅以其中一個信號的網(wǎng)絡(luò)拓?fù)鋱D為例：

12、如圖4所示:f.h fi.H (4訂!匕1劇 “俺I虬2 ml u$_l廳垃回列丄|N卄圖4差分對線的網(wǎng)絡(luò)拓?fù)?.7.查看波形以上的相關(guān)步驟設(shè)置好以后就可以進(jìn)行仿真了，allegro可以進(jìn)行信號的反射仿真、串?dāng)_仿真，差分線還要進(jìn)行眼圖分析。當(dāng)然仿真也分前仿真和后仿真，在利 用allegro進(jìn)行PCB設(shè)計的時候還需要結(jié)合仿真的結(jié)果實(shí)時的對設(shè)計進(jìn)行修改以 達(dá)到符合要求的目的。由于仿真過程復(fù)雜，步驟繁瑣，在此不一一進(jìn)行描述，差 分對的布線有兩點(diǎn)要注意，一是兩條線的長度要盡量一樣長，等長是為了保證兩 個差分信號時刻保持相反極性，減少共模分量。另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就

13、是要保持平行。平行的方式有兩種，一為兩 條線走在同一走線層(side-by-side)， 一為兩條線走在上下相鄰兩層 (over-under)。一般以前者side-by-side實(shí)現(xiàn)的方式較多。等距則主要是為了保證兩者差分阻抗一致，減少反射。對差分對的布線方式應(yīng)該要適當(dāng)?shù)目拷移?行。所謂適當(dāng)?shù)目拷且驗(yàn)檫@間距會影響到差分阻抗(differentialimpedanee)的值，此值是設(shè)計差分對的重要參數(shù)。需要平行也是因?yàn)橐３植罘肿杩沟囊恢?性。若兩線忽遠(yuǎn)忽近，差分阻抗就會不一致，就會影響信號完整性 (signal integrity)及時間延遲(timing delay)。從仿真的S參數(shù)曲線

14、圖可以分析差分對的差分阻抗(differentialimpedanee)，以及信號完整性。下面給出本設(shè)計中的關(guān)鍵信號仿真波形以供加以說明。從仿真圖例圖5看到，S11在0-3.0GHZ的頻域范圍內(nèi)其最劣化的指標(biāo)為：-16.770db以下,S 22 (粉紅色的曲線)也不劣于 -17db。 這說明該差分對的 差分阻抗(differential impedanee)接近設(shè)計指標(biāo)，信號完整性得到了保證。E ks sell ullegio DP_SATA_DR s4pSuib'Tiije10 0 -1020 弭50 6070 -aoPO 100 -Ilf -120 ISO 140 -150t60Frequency GHzSI 1 MaSI 2:MiSt J MaSIS2 L MaS2_3 Ma-S3 J MiS3_2-bfeS3 3-LUS3 4 MaS4 3 MaSI VMaS-iJ.kfe圖5:差分對線仿真S參數(shù)曲線圖6:差分對IN , OUT的HSPICE仿真圖通過差分對IN , OUT勺HSPICE仿真，圖6顯示的結(jié)果：差分對線的對稱良好。 結(jié)論通過 以上的仿真分析可知，在PCB的設(shè)計階段對于高速LVDS言號的各項(xiàng)要求都能達(dá) 到，而經(jīng)過實(shí)際的PCB生產(chǎn)也證明了該設(shè)計的